Здравствуйте.
Работаю с Cyclon3 в Quartus9.1 у меня в проекте есть LVDS входы.
Я расположил LVDS вывода в 5ом банке руководствоясь картинкой пин планера.
При компиляции возникает ошибка:
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Не могу понять в чем дело.
Помогите пожалуйста разобраться ?
Полная версия этой страницы: Назначение LVDS выводов
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
лучше руководствоваться не только картинкой. для проверки надо делать тестовый проект и проверять. видимо, у Вас получилось, что некоторые выводы в банке используются как TTL/CMOS в результате LVDS не ложится.
попробуйте по варьировать или посмотрите, как quartus предложит расположить выводы в заданном банке.
попробуйте по варьировать или посмотрите, как quartus предложит расположить выводы в заданном банке.
Цитата(nmurzin @ May 18 2011, 15:17) 
Я расположил LVDS вывода в 5ом банке руководствоясь картинкой пин планера.
При компиляции возникает ошибка:
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Не могу понять в чем дело.
Помогите пожалуйста разобраться ?
При компиляции возникает ошибка:
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Не могу понять в чем дело.
Помогите пожалуйста разобраться ?
Значит неправильно планером пользуетесь. Причины мне видятся следующие:
1. Удостовериться что это действительно lvds
2. Проверить правильность подключения пар n/p и не перепутать их
3. На стратиксе4 есть мнимые и истинные lvds (как в циклоне не знаю), проверьте, чтоб Вы случайно выходные сигналы не повесили на "мнимые" lvds
PS/ Вы, кстати, в планере точно указали что это сигналы именно lvds?
Цитата
у Вас получилось, что некоторые выводы в банке используются как TTL/CMOS в результате LVDS не ложится.
У меня в пятом банке есть обычные вывода Single Ended 2.5V.
Но ведь это не причина чтобы не ложился LVDS ?
Эти вывода расположены на расстоянии 5 ножек от выводов LVDS.
Цитата
попробуйте по варьировать или посмотрите, как quartus предложит расположить выводы в заданном банке.
Что нужно сказать пин планеру или квартусу чтобы вывода пятого банка расположились автоматом ?
Я пробовал назначить сигналу Location равный Bank5 без указания конкретной ножки,
но после компиляции я не увидел в пин планере нового расположения.
Я уже убрал из пятого банка все вывода, оставил только один сигнал LVDS.
И все равно
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Логики в проекте нет ни какой, еще не заведена.
Осталось только застрелиться
И все равно
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Логики в проекте нет ни какой, еще не заведена.
Осталось только застрелиться
нажмите "show fitter placements"
еще какая причина, если не туда поставили
не надо. иначе так вымрут разработчики
Цитата
У меня в пятом банке есть обычные вывода Single Ended 2.5V.
Но ведь это не причина чтобы не ложился LVDS ?
Но ведь это не причина чтобы не ложился LVDS ?
еще какая причина, если не туда поставили
Цитата
Осталось только застрелиться crying.gif
не надо. иначе так вымрут разработчики
Цитата(nmurzin @ May 18 2011, 14:53)
Эти вывода расположены на расстоянии 5 ножек от выводов LVDS.
Вы расстояние (5 ножек) отсчитывали в самом планере или в Pad-View? (последний - определяющий, вызывается правой кнопкой внутри планера).
Правило такое: как минимум одна строчка отступа между дифф. и не-дифф. сигналами.
Его можно нарушать в след. случаях:
или 2.5V сигнал только Input, или 2.5V сигнал изменяется настолько редко что вероятность его влияния на LVDS можно не учитывать - это задается через TOGGLE_RATE "0 MHz".
Update:
И еще: проверьте что пины которые вы используете как LVDS output помечены как _tx в планерe, а те что дифф. входы соответственно как _rx .
Цитата
И еще: проверьте что пины которые вы используете как LVDS output помечены как _tx в планерe,
а те что дифф. входы соответственно как _rx .
а те что дифф. входы соответственно как _rx .
А это где именно я должен увидеть эти пометки ?
Цитата(nmurzin @ May 18 2011, 18:04)
А это где именно я должен увидеть эти пометки ?
для cIII это не актуально.
Цитата(nmurzin @ May 18 2011, 14:14)
Я уже убрал из пятого банка все вывода, оставил только один сигнал LVDS.
И все равно
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Логики в проекте нет ни какой, еще не заведена.
Осталось только застрелиться
И все равно
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Логики в проекте нет ни какой, еще не заведена.
Осталось только застрелиться
Так если проект пустой,выложите его здесь,может у кого будет свободная минутка глянуть...
Вот проект.
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
Цитата(nmurzin @ May 18 2011, 17:14)
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Вот читаю я это сообщение об ошибке и у меня есть стойкое ощущение, что слева от него в самом окне квартуса должен быть плюсик, нажав на который можно увидеть более полную информацию - про какие конкретно пины идет речь и в чем проблема. Я не прав?
У этого сообщения нет плюсика
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
Посмотрел проект.
Вы выложили неполное сообщение об ошибке, полное выглядит так:
Все дело в том, что синтезатор соптимизировал ваш дизайн по самые помидоры - выкинул всю логику и ФАПЧи. Разберитесь с правильным подключенем всех модулей проекта в модуле TOPLevel
Вы выложили неполное сообщение об ошибке, полное выглядит так:
Код
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal
Error: Pin "MCLK" with Differential 2.5-V SSTL Class I I/O standard must be driven by the external clock output of an enhanced PLL
Info: Input port I of node "MCLK~output_pseudo_diff" is driven by VCC
Error: Pin "LJ_CLK" with Differential 2.5-V SSTL Class I I/O standard must be driven by the external clock output of an enhanced PLL
Info: Input port I of node "LJ_CLK~output_pseudo_diff" is driven by VCC
Info: Fitter preparation operations ending: elapsed time is 00:00:01
Error: Pin "MCLK" with Differential 2.5-V SSTL Class I I/O standard must be driven by the external clock output of an enhanced PLL
Info: Input port I of node "MCLK~output_pseudo_diff" is driven by VCC
Error: Pin "LJ_CLK" with Differential 2.5-V SSTL Class I I/O standard must be driven by the external clock output of an enhanced PLL
Info: Input port I of node "LJ_CLK~output_pseudo_diff" is driven by VCC
Info: Fitter preparation operations ending: elapsed time is 00:00:01
Все дело в том, что синтезатор соптимизировал ваш дизайн по самые помидоры - выкинул всю логику и ФАПЧи. Разберитесь с правильным подключенем всех модулей проекта в модуле TOPLevel
Я думал что вторые два сообщения про сигналы MCLK и LJ_CLK
не имеют ни какого отношения к первой ошибке.
Когда я дважды кликал на первое сообщение, то квартус разворачивал передо мной
окно пин планера и подсвечивал LVDS сигнал STS1.
Я пока выкинул из проекта MCLK и LJ_CLK и действительно первое сообщение тоже пропало.
Спасибо что помогли нийти причину.
не имеют ни какого отношения к первой ошибке.
Когда я дважды кликал на первое сообщение, то квартус разворачивал передо мной
окно пин планера и подсвечивал LVDS сигнал STS1.
Я пока выкинул из проекта MCLK и LJ_CLK и действительно первое сообщение тоже пропало.
Спасибо что помогли нийти причину.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.