Смотрю в документации на быстродействующие АЦП.
У них у всех на типовой схеме включения на входе развязывающий трансформатор. Вход дифференциальный, и нужно подавать постоянное смещение 1-2 в,
для этого развязывающий трансформатор и стоит.
А если мне нужно мерить сигнал который меняется от 0 до 50КГц с точностью 0.1% , то как быть ?
По идее для этого нужен АЦП 12 бит 50 MSPS
В осциллографах как сделано ?
Полная версия этой страницы: АЦП 50МSPS
Уже сам придумал. Полагаю тема закрыта.
Если сигнал до 50 КГц, то чтобы его измерять с любой точностью, достаточно оцифровки с частотой 100 КГц. На практике - 150 - 200 КГц. 50 MS тут никаким боком не валялись.
Цитата(DS @ Jul 17 2011, 22:56) 
Если сигнал до 50 КГц, то чтобы его измерять с любой точностью, достаточно оцифровки с частотой 100 КГц. На практике - 150 - 200 КГц. 50 MS тут никаким боком не валялись.
Объясните , почему ? Сигнал 50КГц + частота выборки 200КГц это 4 точки выборки на период. Как при этом измерить с точностью до 0.1% ?
Цитата(MiklPolikov @ Jul 17 2011, 22:40)
Уже сам придумал. Полагаю тема закрыта.
так неправильно.
используют Differential ADC Driver , специально заточенные под это дело.
Точность 0,1% это гораздо более жесткое требование чем Динамический диапазон . Поэтому Вам предстоит разобраться , что утверждает теорема Котельникова и что это за параметры такие у АЦП
SINAD
SFDR
Offset Error
Gain Error
Цитата(MiklPolikov @ Jul 18 2011, 01:11)
Объясните, почему ? Сигнал 50КГц + частота выборки 200КГц это 4 точки выборки на период. Как при этом измерить с точностью до 0.1% ?
Потому что для восстановления сигнала из дискретных отсчетов достаточно частоты оцифровки в два раза превышающей полосу сигнала. Можете помоделировать, возмите Ваш характерный сигнал, поставте на нем отсчётов с частотой в несколько раз больше полосы сигнала, а потом (как завещал Котельников, Найквист или Шенон) обратно вместо каждого отсчёта подставте функции Ai*sin(2*pi*f0*t)/t, с амплитудой соответствующих отсчётов Ai, сложите всё вместе и убедитесь что сигнал воссановленный таким образом из этих отсчётов будет совпадать с исходным.
Цитата(_pv @ Jul 18 2011, 14:20)
Потому что для восстановления сигнала из дискретных отсчетов достаточно частоты оцифровки в два раза превышающей полосу сигнала. Можете помоделировать, возмите Ваш характерный сигнал, поставте на нем отсчётов с частотой в несколько раз больше полосы сигнала, а потом (как завещал Котельников, Найквист или Шенон) обратно вместо каждого отсчёта подставте функции Ai*sin(2*pi*f0*t)/t, с амплитудой соответствующих отсчётов Ai, сложите всё вместе и убедитесь что сигнал воссановленный таким образом из этих отсчётов будет совпадать с исходным.
Даже если у меня там белый шум ?
Цитата
Даже если у меня там белый шум ?
Идеальный белый шум имеет бесконечную полосу. Если же вы ограничите полосу шума фильтром, то и для такого шума теорема Котельникова справедлива.
Цитата(тау @ Jul 18 2011, 14:04)
так неправильно.
используют Differential ADC Driver , специально заточенные под это дело.
Точность 0,1% это гораздо более жесткое требование чем Динамический диапазон . Поэтому Вам предстоит разобраться , что утверждает теорема Котельникова и что это за параметры такие у АЦП
SINAD
SFDR
Offset Error
Gain Error
используют Differential ADC Driver , специально заточенные под это дело.
Точность 0,1% это гораздо более жесткое требование чем Динамический диапазон . Поэтому Вам предстоит разобраться , что утверждает теорема Котельникова и что это за параметры такие у АЦП
SINAD
SFDR
Offset Error
Gain Error
Спасибо !
Может, Вы подскажете правильный способ снятия сигнала с диф.выхода ЦАП ? Этот диф сигнал нужно превратить в обычный , относительно AGND .
Есть что-то лучше схемы на операционниках ?
Я использовал AD8138 (как в качестве диф. драйвера для АЦП, так и наоборот, для получения однополярного сигнала из дифференциального для обработки).
Цитата(MiklPolikov @ Jul 18 2011, 14:44)
Спасибо !
Может, Вы подскажете правильный способ снятия сигнала с диф.выхода ЦАП ? Этот диф сигнал нужно превратить в обычный , относительно AGND .
Есть что-то лучше схемы на операционниках ?
Может, Вы подскажете правильный способ снятия сигнала с диф.выхода ЦАП ? Этот диф сигнал нужно превратить в обычный , относительно AGND .
Есть что-то лучше схемы на операционниках ?
..в какой полосе сигнала и что за ЦАП ? Может ли вас устроить такой драйвер - INA134 ?
Цитата(Nixon @ Jul 18 2011, 15:26)
Я использовал AD8138 (как в качестве диф. драйвера для АЦП, так и наоборот, для получения однополярного сигнала из дифференциального для обработки).
Схему не покажете ? Или хотя бы общую идею ? Что бы однополярный сигнал из диф получить обычно используется диф.усилитель на ОУ. AD8138 имеет 2 выхода, откуда же однополярный сигнал возмётся ? Или использовать только один выход ? А второй резистором нагрузить ?
Цитата(MiklPolikov @ Jul 18 2011, 14:58)
Схему не покажете?
А вы даташит скачайте. Analog Devices. В нем с десяток схем. Еще AD8132 - там картинок больше.
Цитата(ViKo @ Jul 18 2011, 16:05)
А вы даташит скачайте. Analog Devices. В нем с десяток схем.
Там нет ни одной которая бы превращала диф.сигнал в однополярный.
Цитата(MiklPolikov @ Jul 18 2011, 15:09)
Там нет ни одной которая бы превращала диф.сигнал в однополярный.
Не используйте второй выход. И всё.
Главное, что входы оба используются.
Только не забудьте, что если используете только один выход, то выходное напряжение будет в 2 раза меньше, чем дифференциальное для двух выходов.
сюда загляните -
http://www.analog.com/en/high-speed-op-amp...tion/index.html
Смотрю на тайминги ADS6122IRHBT в документации.
Tpdi = 6.5 nS
Th= 6.5nS
Tsu =8 nS
Буду читать данные в процессор . Можно ли вообще не использовать CLKOUT , а считавать данные по переднему фронту CLKP ?
Из диаграммы следует, что данные можно читать спустя Tsu - Tpdi = 1.5nS после переднего фронта CLKP , не позднее чем через Tpdi +Th = 13нс после высокого фронта CLKP.
Все эти времена почему-то приведены для 65 MSPS . А при 30 SMPS интересно как картина изменится ? Всё растянется пропорционально ? Или растянется только Th ?
Tpdi = 6.5 nS
Th= 6.5nS
Tsu =8 nS
Буду читать данные в процессор . Можно ли вообще не использовать CLKOUT , а считавать данные по переднему фронту CLKP ?
Из диаграммы следует, что данные можно читать спустя Tsu - Tpdi = 1.5nS после переднего фронта CLKP , не позднее чем через Tpdi +Th = 13нс после высокого фронта CLKP.
Все эти времена почему-то приведены для 65 MSPS . А при 30 SMPS интересно как картина изменится ? Всё растянется пропорционально ? Или растянется только Th ?
В DS явно написано:
Цитата
For DRVDD ≥ 2.2 V, it is recommended to use the CMOS output clock (CLKOUT) to latch data in the receiving
chip. The rising edge of CLKOUT can be used to latch data in the receiver, even at the highest sampling speed
(125 MSPS). It is recommended to minimize the load capacitance seen by data and clock output pins by using
short traces to the receiver. Also, match the output data and clock traces to minimize the skew between them.
For DRVDD < 2.2 V, it is recommended to use external clock (for example, input clock delayed to get desired
setup/hold times).
Т.е. использовать входной клок можно (но его корректная задержка - ваша забота)chip. The rising edge of CLKOUT can be used to latch data in the receiver, even at the highest sampling speed
(125 MSPS). It is recommended to minimize the load capacitance seen by data and clock output pins by using
short traces to the receiver. Also, match the output data and clock traces to minimize the skew between them.
For DRVDD < 2.2 V, it is recommended to use external clock (for example, input clock delayed to get desired
setup/hold times).
Цитата
Все эти времена почему-то приведены для 65 MSPS . А при 30 SMPS интересно как картина изменится ?
Никак не изменится
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.