Всем привет!

Разложил и провел трассы первых восьми цепей DQ между FPGA планкой DDR2 SODIMM, так, чтобы они не пересекались и лежали на одном слое. Теперь надо выровнять их длины в заданном диапазоне.
Вопросы такие:
1.Как определить максимальную длину из восьми цепей в группе DQ? Или просто длину трассы…
2.Как подогнать длины остальных цепей DQ под максимальную трассу?
3.Если делаю все не так, то как это делать правильно? Методология и прочее...

Подскажите, что почитать, может что есть русскоязычное, понятное... Пока что тренируюсь с SODIMM, но потом придется все делать по взрослому….

если не заморачиваться с правилами, то сперва в каждой паре выровнять длину проводников внутри пар
на PCB панели показывает длину разведенной цепи.
клавиши T-R, выбираем короткую цепь, затем TAB, в появившемся окне выбираем таргетинг from Net,
выбираем цепь-к которой стремимся, она в самом верху
Amplitude Increment 0.05mm, Gap Increment 0.05mm
ОК и двигаем мышкой по цепи
клавишами "," "." "3" "4" меняем gap и амплитуду, "1" "2" меняет радиус скругления.
Там же на PCB панели в разделе diff pairs вычислить какая пара длинее и по ней ровнять
клавиши T-I, остальное также

1. Читаем PDF и прочие документы и оттуда определяем. Алтиум тут не причем
2 Разводим все, ищем самую длинную, укорачиваем ее как можно короче, перебрасываем в банках, если доступно. И так по циклу, пока укоротить нельзя
3. Interactive net tuning удлинием остальные трассы, до значения максимально длинного, не укорачиваемого

Я делаю иначе. Объединяем выравниваемые цепи в класс (это можно сделать ещё на схеме, а можно и на плате, но в последнем случае при обновлении платы из схемы классы будут удалятся). В редакторе плат открываем панель PCB, сверху выбираем Nets. В первом сверху окошке видны Классы цепей, выделяем нужный. В следующем окошке увидите цепи, принадлежащие этому классу, вместе с их длинами (разведёнными и неразведёнными частями). Упорядочиваем цепи по длинам, и легко видим самую длинную цепь. Дальше я ввожу правило для длин цепей данного класса - не боле максимальной, не менее максимальной минус точность выравнивания). Это не обязательно, но сильно упрощает последующе выравнивание. Далее - как предлагает Предыдущий оратор, при этом при наглядно видим, попали или ещё нет в заданный интервал (всё излагается для одиночных, не дифференциальных цепей. Для диф. цепей в последних версиях АДа тоже появилась возможность выравнивания, но я пока не пробовал). Удобно начинать с самой короткой цепи.
Вообще-то в АД есть механизм автовыравнивания, но мне не удалось его сколько-нибудь эффективно задействовать.
Следует учесть, что длина цепей не учитывает переходов между слоями, так что желательно иметь одинаковое их количество во всех цепях, или как-то учитывать (создавать подклассы, например).. Строго говоря, задержка на единицу длины в разных слоях (например, внешнем и внутреннем) не одинакова (зависит от эффективной диэлектрической проницаемости для линии), и для больой точости выравнивания это тоже надо учитывать (один заказчик меня принудил к этому, это возможо, хотя и геморройно).
Вот, как-то так..

Это тот же принцип. Подробностей я не писал.
Геморроя много. И полный учет длин, включая ПО уже в Excell как-то считал
Из нового-- там только дифпары змеями водить можно-- а так все через руки

к peshkoff, Спасибо за разъяснение, стало гораздо понятней! Все удобно и продуманно, просто респект AD!
Только не понял почему "...сперва в каждой паре выровнять длину проводников внутри пар", может это о диф.парах, а не о восьми цепях DQ-группы?

к Alex Ko, тоже спасибо! С объединением в классы в схеме еще не разобрался, пока сложно, но преимущество видно.
Для цепей шириной в W, Altera рекомендует зазоры в 3W между цепями DQ в группе, зазоры 6W между самими группами DQ, зазоры 8W (здесь могу ошибаться) между адресными шинами и СК/СK#, и пр. То есть все зазоры разные. Это как-то поддается правилам и классам, или все так сложно, что проще следить за зазорами вручную?

к Владимир, спасибо! Методология проясняется... Не совсем понятно "...включая ПО уже в Excell как-то считал", зачем задействовать Excell?
Еще хотел уточнить,
1. Как быть с незадействованными выводами BGA, слышал мнение, что к ним желательно подключать короткие стринги через Fanout, то технологическим соображениям…
2. Имеет ли смысл утолщать проводники за пределами BGA корпусов?

о дифпарах

Можно, но правила лучше

Длину переходных учитывать, длину резисторов учитывать, задержку внутри микросхемы учитывать

1. Читать PDF. Много где можно на землю посадить
2. Нет. Класс платы не уменьшится. Исключение наоборот-- если есть сужение под BGA

Еще вопрос по поводу одного из основных требований, которое звучит так «All signals within a given byte lane should be routed on the same critical layer with the same via count».
То есть требуется, чтобы сигналы одной группы DQ проходили по одним и тем же слоям и имели одинаковое количество переходных отверстий.
Можно ли нарушить описанное выше требование и на сколько? Прошу поделиться опытом и соображениями по этому поводу…

В приложении источник этого требования.
Freescale Semiconductor. Application Note AN2910 Rev. 2, 03/2007
«Hardware and Layout Design Considerations for DDR2 SDRAM»
Memory Interfaces Table 1. DDR2 Designer ’s Checklist. Item 28, p.4.

Может есть и другие AppNote, в частости для DDR2 SODIMM, поделитесь...

Сигналы одной группы DQ могут проходить в разных слоях, если при этом обеспечивается одинаковое волновое сопротивление проводников - 50 Ом, количество переходных отверстий желательно иметь одинаковым и, естественно, нужно выравнить длину проводников с требуемой точностью

Пытаюсь сделать МПП на 4-х слоях. Внутри GND и питание, снаружи сигнальные цепи. ПЛИС на BGA 484 вывода и рядом DDR2 SODIMM, оба на верхней стороне. В первом приближении что-то получается, но…
Столкнулся с тем, что приходится подводить к SODIMM цепи из какой-то DQ группы так, что часть цепей пойдет по верхнему слою, а часть с заходом на нижний слой, и с возвратом на верхний. Тогда число межслойных переходов для разных цепей в той же группе будет разным, т.е нарушение требований, у одних цепей нет переходов, а в других аж два…
Или все цепи пускать с заходом на нижний слой?...
Проводники выравниваются змейками, это безусловно. Но, но как быть с волновым сопротивлением в 50 Ом?... Или это не столь существенно, главное выдержать зазоры между печатными проводниками и толщину между слоями, а там все получится?...

Прежде чем браться за подобную работу, необходимо иметь хотя бы базовое представление, что такое линия передачи в ПП, и как влияет волновое сопротивление линии передачи на на передачу сигнала. Цитата: "Все высокоскоростные цифровые узлы, выполненные на платах с размерами больше пространственного разрешения и работающие на частотах более 100 МГц, должны быть выполнены на платах с контролируемым волновым сопротивлением", Л.Н. Кечиев, "Проектирование ПП для цифровой быстродействующей аппаратуры". Очень рекомендую этот труд изучить. Или труд Г. Джонсон, М. Грэхем "Высокоскоростная передача цифровых данных, начальный курс черной магии".
Вкратце: волновое сопротивление необходимо контролировать. Линии передачи данных должны проходить над земляным слоем, а не слоем питания. Адеса можно и над питанием. Количество переходов по линиям передачи данных должно быть одинаковым. Если у вас 4-х слойная плата толщиной 1,5 мм, то для получения волнового сопротивления проводника в 50 Ом ширина проводника должна быть около 1мм - Что бы у вас получилось работоспособная плата, количество слоев должно быть минимум 8

Так, как Вы пишите, так ни одна плата работать в принципе не должна...
Без перегибов. Все работает на 4-х слойках. И водить можно и над землей и над питанием, главное не должно быть разрывов плйэнов под трассами.
На 4-х слойке, при толщине препрега 0.10-0.12мм ширина трассы получается в районе 0.12-0.15мм для 50 Ом импеданса.
С выравниванием кол-ва переходных на ДДР2 тоже можно еще не заморачиваться, 2 на одной и ноль на другой цепи - работать будет, проверено.

В общем НЕ читайте Кечиева... Либо читайте, но думая.

читать надо, только нужно разобраться, что такое "пространственное разрешение"
на длине 1 см у ddr2 никакое согласование нафиг не нужно

на длине 1 см у ddr2 и как вы ТАКУЮ длину сделаете?

Ну, это вы погорячились.
Не стоит пугать человека, если соблюдать некоторые правила все не так уж сложно.
1. Не допускать разрывов PLANE под сигнальными проводниками.
2.CLOCK рекомендуется разводить на 1 слое без переходов. Если без перехода не обошлось шунтируйте переходными отверстиями возвратные токи, или емкостями около места перехода.
3. Ширину проводника выбрать исходя из возможной плотности и постараться не менять ее.
4.Выбрать толщину препрега исходя из требований на волновое сопротивление проводников.
5.Выдержать зазоры между сигнальными шинами, дифференциальными парами, и внутри них.
6.Выравнять длины шин, пар в зависимости от топологии.
7. Все что разведете загрузите в Hyper Linx
8. Исправьте критичные места.
Для расчета ширины проводника удобно использовать Si9000 от Polar.
Змейка на волновое сопротивление не влияет.
По внимательнее к возвратным токам.

Если плата толщиной 1,5 мм, то тогда надо брать два листа двухстороннего стеклотекстолита FR4 с толщиной диэлектрика 0,15 мм и фольгой 35 мкм и уложить между ними препег толщиной более 1мм
Если сделать плату толщиной 1 мм - это препег 0,5 мм, что в принципе, допустимо.
P.S. "В общем НЕ читайте Кечиева..." - ну не читайте, а потом голову ломайте, почему плата не работает...


Полность согласен, хочу только добавить, что зазоры между проводниками должны равнятся двойной ширине проводника (проводник 0,15 мм - зазор 0,3мм) тогда величиной перекрестной помехи можно пренебречь

ужас-ужас.
я имел ввиду если 1 см проводника пройдет без контроля сопротивления, заужение какое или отверстие, то катастрофы не произойдет.

Все зависит от частоты. Нам приходится под площадкой делать вырез в полигоне, чтобы уравнять волновое сопротивление проводника и площадки. Так что "ужас-ужас"

так и я про то же.



тут не могу ничего сказать. наверное, все зависит от времени, выделенного на проект

Это уже издевательство

Чето Вы не то пишите... все с ног на голову перевернули. 4-х слойка как правило одно ядро(то самое более 1мм) и два/четыре препрега на нем с обоих сторон. Ядро - макс. допустимой толщины, препрег наоборот - минимальной. Это позволяет делать низкоимпедансные проводники минимальной ширины(чистая геометрия). О каких "листах" у Вас речь?

Да, вырезы под падами делать можно. Вот только Вы проверяли разницу в плате с вырезами и без? Мы проверяли. На HDMI интерфейсах. Можно пренебречь.

Нет в некоторых случаях это почти стандарт, особенно если ориентироваться на рекомендации производителя.




Вообще-то производство предпочитает 2 ядра и 1 препрег, если позволяет стек слоев.

Мы пробовали сравнивать разницу на SIM900 по антенному выходу, без выреза во внутренних слоях под КП разъема для антенны потеря выходной мощности почти 50%.
Так что все зависит от конкретного случая.

Ну в данном случае речь не об антенных подключениях идет. Там почти гигерц и согласование с антенной это немного другая опера. Мы в тюнерах тоже под всеми сигнальными трассами внутренние слои вырезаем, часто до самого боттома.

Дык та же история была и при передаче видео от разъема к контроллеру, я же говорю все зависит от конкретного случая, но рекомендациями
производителя пренебрегать не стоит.

Как проверяли? На контроллере мощность не померять, это не антенна. Осциллоскоп с маской? Какое было видео, частота/полоса?

Если я использую в качестве опорного слоя питание, оно должно быть именно 1,8В или можно в принципе любое(ну 2,5 например)?
Сейчас я делаю нарезку(1,8В) на полигоне (2,5В) под областью ДДР2 трасс.

Спасибо всем за дельные советы! Каждый совет принят и пойдет с пользой в дело.

Книга Л.Н. Кечиева у меня в бумажном виде. Труды Г. Джонсона, М. Грэхема - в электронном. По поводу базовых представлений, здесь у меня как бы «разрывы по слоям PLANE» , согласен... Просто занимаюсь всем сам один и синтезом на FPGA, и схемой, и трассировкой, еще и программирую. Купить что-то готовое не позволяется…

Эта плата должна стать небольшим мезонином на уже разработанную мной PCI-плату, с целью повышения вычислительных ресурсов и увеличения памяти системы в целом. DDR2 SODIMM выбрал потому, что еще не устарела, ее можно купить, а использовать собираюсь до 180 МГц. Думаю, что 50-омное согласование можно получить, уменьшив до минимального толщину платы…

Hyper Linx не имею, где найти и как использовать – пока загадка. Заметил, просматривая рекомендации от Altera, что результаты моделирования на Hyper Linx и реальные осциллограммы часто отличаются…

Измерял заказчик,для которого плата и проектировалась. Чем и какое видео и т.д. не знаю, уж извините.

к Rodavion, за фото Вашей платы спасибо, говорит о многом. Но еще вопрос:
Похоже, что на Вашей плате SODIMM, так? Все цепи на фото примерно одного размера - 57 мм.
Это почему 57 мм, ведь разрешается между группами DQ не выравнивать, а только в группе?

Плата дорогущая, 12-ти слойка по 5 классу 220х128, да и добра на ней на кругленькую сумму зелени, поэтому решили не рисковать и выравнивать не только в группе, но и по группам. Все работает, начальство довольно, погладило по голове и дало вкусную конфету На этой плате вырезы под контактными площадками не делали, TOREX прав, это надо делать для гигагерцев.


У нас Hyper Linx то же нет, начальство к идее моделирования весьма прохладно относится, считает это непроизводительной тратой времени. Будете читать Кечиева, не забывайте, что он ученый, профессор. Так что можно вполне заумные формулы пропускать, а в "пролетарскую" суть вникать, почти как изучая "Капитал" К. Маркса

Если у Вас память питается от 2.5В, то можно и над 2.5 плэйном водить. Но если от 1.8, то как Вы протянете трассу, над сплошным плэйном? По идее где-то на пути обязательно будет разрыв между плэйнами 2.5 и 1.8
Понятное дело, все можно обойти, но как правило лучше локализовать питание. Раз уж это область размещения памяти, вот и оставьте там только питание памяти и не влезайте другими плэйнами.

к Rodavion, по поводу 57 мм ситуация понятна. Решение интересное...
А вот еще было:
Здесь ничего не понимаю, разъясните про вырезы под контактными площадками. Хоть о чем дело...

Память питается 1,8В.
Я имел в виду что вырез делается над всей областью:чипы ДДР2-->трассы ДДР2-->контроллер ДДР2. Т.е. Получается локальный участок 1,8В и поэтому обрыва плэйна нет для трасс. Но я терпеть-ненавижу чего-то там вырезать на плэйнах )) А слой питания 1,8В добавлять не хочется. Вот и думаю взять такой стек:
..
------core
GND
------prepreg
INT1 ------>ДДР2
------core
INT2 ------>ДДР2
------prepreg
PWR --->2.5
------core
...
Так можно?

Видел в таком случае (трассы идут над плейнами разных питаний через разрыв) несколько конденсаторов 1 нФ между этими плейнами параллельно трассам.

Сам до таких частот не доходил и, вероятно, нескоро дойду :-)

INT2 ------>ДДР2
------prepreg
PWR --->2.5

Не понимаю - при чем тут 2.5В ? Вы же правильно все написали - локальный участок 1.8В, без отдельного слоя на 1.8(ибо не нужен на всю плату). Так почему тогда 2.5 рисуете в стэке?

ЗЫ Ну вот например кусок платы с ДДР2. Не могу понять, зачем там может понадобиться плэйн питания НЕ-1.8В:

Нажмите для просмотра прикрепленного файла

Да в принципе и не причем. Это так для примера. Я хотел для себя выяснить может ли опорным плэйном являться питание, которое не используется для формирования уровня сигнала самой трассы. Изменится ли волновое сопротивление, в данном случае трассы ДДР2, если будет опорный слой не 1,8В , а 2,5В? А 2,5В используется для других целей.

Сие очень плохо. Что понять это, прочитайте - Л.Н. Кечиев, "Проектирование ПП для цифровой быстродействующей аппаратуры", гл.3.1.8 Путь возвратного тока в линии передаче. Вкратце: ток протекает по замкнутому контуру. Для переменного тока обратный ток всегда будет стремиться располагаться рядом с прямым. Чем выше частота, тем ближе кофигурация пути прямого и обратного тока. Любые возмущения, которые имеют место в возвратном токе, будут приводить к возмущениям в сигнальном токе и нарушат целостность сигнала. Идеальный вариант когда плоскость обратного тока опорный земляной слой. Для низкочастотных сигналов можно использовать опорный слой питания этого сигнала, в вашем случае 1,8 В при условии нахождения около м.с. фильтрующих конденсаторов по этому питанию, возвратный ток будет проходить через эти конденсаторы, что неизбежно будет приводить к возмущениям, но для низкочастотных сигналов адреса это допустимо. Если у вас опорный слой питание не вашего сигнала, а другой, допустим 2,5 В, то ток через фильтрующий конденсатор около м.с. на этот слой попасть не может, петля может оказаться очень большой. Любая неоднородность на пути возвратного тока будет приводить к увеличению индуктивности,а, следовательно, волнового сопротивления, увеличивая искажения сигнала

Вот расчет волнового сопротивления проводника шириной 0,1 мм - рис. 1. Вот расчет волнового сопротвления КП шириной 2мм. - рис. 2 - на ПОРЯДОК меньше. Если сделать вырез в плейне под КП, то волновое сопротивление КП будет определяться соседним плейном - рис.3, оно уже будет соизмеримо с сопротивление проводника

Притянуто за уши... А никого не смущает, что в проволочных перемычках, которыми разварены кристаллы, при соизмеримых с падами размерах, никого импеданс не волнует?

Проверено опытом И мне почему-то кажется, что есть БОЛЬШАЯ разница между проволочными перемычками и проводниками на плате. Хотя это уже схоластика
А вот что говорит по этому поводу игнорируемый вами и глубоко уважаемый мной профессор Кечиев: "при изменениии ширины проводника изменяются электрофизические параметры линии передачи, что приводит к изменению волнового сопротивления на отрезках линии с различными значениями ширины сигнальных проводников. Значение коэффициэта отражения в точке соединения проводника с волновым сопротивлением 50 Ом и КП с волновым сопротивлением 5 Ом будет согласно приведенной в учебнике формуле 0,81, что приведет к большой помехе отражения. Чтобы помехи отражения были менее 5%, необходимо поддерживать измение волнового сопротивления в пределах 10%. Гл. 4.3. Неоднородность в линиях передачи

На каких частотах/скоростях/интерфейсах опыт? Осциллограммы сигнала с вырезами в плэйнах и без них покажете?
Скрины дизайнов с вырезами под падами резисторов в сигналах DDR2/DDR3/USB/HDMI/GBE тоже было бы неплохо.
Уже писал, но повторю - в ВЧ-схемах, на частотах 500-1000-1500 МГц, в районе аналоговых входов-выходов такое применяется. У нас практически на всех платах с тюнерами так сделано. Но это в аналоге. Не мешайте все в одну кучу...
А теорию длинных линий и электродинамику с антенными устройствами, с отражениями и согласованиями в таких линиях я и без Кечиева как-то выучил. Вряд ли он что-то новое там открыл...

Только наверное земли надо хорошо колоть. Смущает, что опорный слой другой. Смотрели китайскою плату SDI выход 3ГГц. Там вообще насквозь режут под ножками всех элементов. Глазковая диаграмма очень красивая. Правда у Вас не 3 ГГц и такой хороший сигнал там не нужен.

Это уже выходит за рамки форума и смахивает на разглашение коммерческой тайны. Как я уже говорил выше, это применяется в каскадах, где прыгают гигагерцы, и в плате с DDR я это не делал, будьте внимательнее.
P.S. А повторение - мать учения (Repetitio est materstudiorum)

Блин... а я все думаю, что мы обсуждаем ДДР2 и его сигналы с питаниями и плэйнами... Ну хоть по поводу всего в одной куче правильно написал

Например SATA, сигнал на цифру слабо похож, скорее на аналоговый + - отражения от разных неоднородностей. Вырезы сделаны для уменьшения оных.

Да сделать не проблема. Вопрос насколько это помогает Сравнивать бы надо. Причем еще вопрос по каким параметрам сравнивать...
В нашей практике ни на одной цифре вырезов нет и все замечательно живет. Более того, вырезы под цифрой крайне не рекомендуются ибо ухудшает ЭМС. Такие вот дела.

А насчет похожести сигнала - все сигналы скоростных интерфейсов не похожи на прямоугольники. Главное, что в цифре не идет речь об отношении сигнал-шум, о мощности сигнала на входе усилителя и т.п. аналоговых параметрах. Достоверное распознавание единицы/ноля, перехода через ноль в дифф.сигналах, уложиться в маску - это важно.

Главное не вредит, проще следовать рекомендациям производителей, чем потом голову ломать, а вдруг или может из-за этого.http://electronix.ru/forum/style_images/1/folder_post_icons/icon10.gif
Конечно от прямоугольника на высоких скоростях остается сложноформованный сигнал, который под влиянием емкостей и индуктивностей стремиться к гармоническому, а дальше все еще хуже, отраженная энергия полезного сигнала от неоднородностей начинает блуждать по линии связи, временами создавая недопустимые уровни и провалы и тут, ко всему, из-за плохой фильтрации питания начинает шуметь порог переключения входной логики, в схеме начинают блуждать мнимобиты образуя структурированные мнимобайты - в схеме зарождался искусственный интеллектhttp://electronix.ru/forum/style_images/1/folder_post_icons/icon1.gif

Еще по порводу расчетов, Вы используете POLAR impedance calculator CITS25. Кстати, пытался его найти, но не получилось...
У меня есть Saturn PCB Design Toolkit, тоже считает волновое сопротивление, картинку прилагаю... Это равные инструменты? Как я понял, по части расчета импедансов, без них в нашем деле никак?

И еще вопрос, по МПП в 4-х слоях, что я пока мучаю... То есть, на 4-х слоях выдержать волновое в 50 Ом +/-10% не удастся. Все-таки, только шесть слоев, с тонким препрегом между сигналом и землей? Пока надумал стек такой, с тремя двухсторонними RF-4 и двумя препрегами (_): Питание-Сигнал _ Земля-Земля _ Сигнал-Питание ....

На моем скрине в посте №35 ДДР2 разведена на 4-х слойке, как практически и везде. Так что Вы неправильно поняли, 50 Ом на 4-х слойке вполне реализуемо.
А то, что Вы в качестве стека написали, вообще ни в одни ворота... Или Вы считаете, что питания можно развести только по наружным слоям?
И не заморачивайтесь вопросами где ядра, а где препрег. Это задача технолога на заводе, подобрать материалы, соответственно необходимому Вам стеку слоев. Вы должны задать нужные параметры платы, - т.е. толщину слоев, толщину меди, общую толщину платы, послойный импеданс если надо, цвет маски, обработку контура и т.п.
А какие там будут материалы и каким числом слоев препрега/ядер это изготовят - Вы даже знать не должны.