Допустим наша цель - минимальное потребление для процессора на частоте 1Мгц / во время простоя без выключения питания. Какой техпроцесс обеспечивает это? Т.е. понятно что на 90нм уже большие токи утечки... Или при достаточно низком напряжении питания 90нм все-равно будет лучше чем 350?

Какие есть технологические/схемотехнические способы по снижению crowbar тока во время переключения?

Со способом уменьшения потребления путем уменьшения кол-ва переключений (перемещая "glitchy-logic" в конец) - понятно.

Потребление на 1МГц и при простое будет меньше у технологии, которая:
1. Может обеспечить функционирование на нужной частоте при как можно меньшем напряжении питания.
2. Имеет меньше паразитные емкости.
3. Не имеет при таком напряжении питания заметных утечек затворов МОП транзисторов

Величины из п.п. 1 и 2 входят во всем известную формулу для мощности переключения цифрового элемента (W=F*C*V^2) и обычно улучшаются при уменьшении проектных норм.

В общем случае технологии 90 нм обеспечивают меньшее потребление чем 350 нм. Но у многих технологий 90 нм есть утечка затвора, что может существенно ухудшить энергосбережение в простое. Но каждый вариант технологии нужно будет подробно рассматривать.

Да, в этом и вопрос... И не только утечка затвора, но и утечка сток-исток в закрытом состоянии...

О каком процессе идет речь? 90GP и 90LP - две большие разницы в том, что касается токов утечки

В данном контексте - везде самые low-power доступные для этой ноды.
Может есть где документ, где есть цифры по утечке для разных нод/разных длин затвора/толщин подзатворного диэлектрика?

http://idesa-training.org/Docs/Leakage_exercises_final.pdf

Графики няшные, но это симуляция, а в реальности может быть все сильно по другому...

В современных технологиях есть возможность делать на одном кристалле транзисторы с различными пороговыми напряжениями - Low, Regular, High.
Как текут закрытые инверторы показано на картинке. С ростом температуры затворные и подпороговые утечки растут, последние очень сильно.
Транзисторы с высоким порогом применяют в тех частях схемы, где не требуется быстродействия.

Проблема утечек на мелких проектных нормах стоит остро, поэтому все виды утечек были добавлены в модели. И параметры моделей, которые задают значения утечек, задаются на основе измерений тестовых структур. Одним словом - симуляции утечек можно верить, неправды там не больше чем +-5...10%.

При этом, правда, нужно учитывать возможность технологических отклонений.
Модели для углов SS, TT, FF у меня дают очень большое различие по утечкам - почти 2 порядка между SS и FF.

Ммм.... А что такое SS, TT и FF? :-)

TT - типовые модели.
SS - самые "медленные" модели: малые выходные токи транзисторов, большие пороги для МОП-ов, низкие бэта для биполяров, большие емкости, в т.ч. паразитные, итд. И, обычно, самые малые токи учечки.
FF - наоборот, самые "быстрые" модели: большие выходные токи транзисторов, низкие пороги для МОП-ов, большие бэта для биполяров, маленькие емкости, в т.ч. паразитные, итд. И, обычно, самые большие токи утечки.

> Ммм.... А что такое SS, TT и FF? :-)
Насколько я помню, S/T/F говорит об угле техпроцесса при характеризации p/n МОП транзистора.
Если SS, TT и FF - значит, оба типа транзисторов в одинаковых условиях.

> Модели для углов SS, TT, FF у меня дают очень большое различие по утечкам - почти 2 порядка между SS и FF.
Чем глубже в субмикрон, тем таким делам всё меньше удивляешься : )
Там уже начинаются интересные углы типа (FF, +125C), (SS, -40C), которые на транзисторах с HVT/LVT порогами дают разные аномальные быстродействия.

Вот у TSMC есть две презентации про их процессы - там, конечно же, нет абсолютных цифр, но вы сможете получить представление о соотношении между разными тех. процессами.

http://www.tsmc.com/download/brochures/201...pplications.pdf

http://www.tsmc.com/download/brochures/201...0Technology.pdf

Есть еще варианты SF и FS - небольшие перекосы между P и N транзисторами. Как я понял, по быстродействию они весьма близки к TT.

"With the scaling of CMOS technologies, the gap between nominal supply voltage and threshold voltage has decreased significantly. This trend is further amplified in low-power nanometer libraries, which feature cells with identical size and functionality, but different threshold voltages. As a consequence, different cells may have different delay behaviors as the temperature varies within a circuit. For instance, cells with low-threshold devices may experience an increase in delay when temperature increases, whereas cells using high-threshold devices may experience the opposite behavior."

Аномалии видимо начинаются по причине того, что напряжение питания настолько низкое, что сравнимо с суммой абсолютных величин порогов P и N транзисторов.
С ростом температуры пороги уменьшаются, подвижность тоже. Уменьшение порогов приводит к снижению задержек, а уменьшение подвижности наоборот к их росту.
Этим можно объяснить рост задержек у низкопороговых транзисторов с повышением температуры и уменьшение задержек у высокопороговых.

90 nm будет предпочтительней, при переходе на новую технологическую норму энергопотребление снижается не меньше чем в полтора раза, насколько я знаю. Если так волнуют утечки, то можно присмотреться к SOI.

При таких технологиях большую часть составляют подпороговые утечки сток-исток и туннелирование через подзатворный окисел. Так что лучше присмотреться к LP техпроцессу.