Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Можно ли победить Timing Errors
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Страницы: 1, 2
jojo
Цитата(TABKP @ Feb 6 2012, 08:53) *
Так в том то и дело, что и в ucf файле топология не прописана. Там собраны временные констрены, размер Pblock-а и его состав. Все. Добавив содержимое ucf файла в головной ucf - макрос-то раскладывается естественно в границах Pblock-a, но те так как это было сделано в PlanAhead.


Когда вы макрос без констрейнов размещения импортируете, конечно, не так раскидывается, как было в PlanAhead.
Есть у вас в UCF к макросу констрейны SLICE_ или RLOC_?
TABKP
Цитата(jojo @ Feb 6 2012, 11:24) *
Есть у вас в UCF к макросу констрейны SLICE_ или RLOC_?


Нету в сгенеренном PlanAhead UCF файле таких констрейнов. Может где галку в настройках PlanAhead ставить надо?
jojo
Цитата(TABKP @ Feb 6 2012, 12:44) *
Нету в сгенеренном PlanAhead UCF файле таких констрейнов. Может где галку в настройках PlanAhead ставить надо?


У вас какая версия ISE? Помнится, в PlanAhead надо было зафиксировать элементы перед экспортом, а то UCF пустой получался.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.