Результат полной синхронизации приведён на скриншотах (на рис. 3.png приведён пример ошибки).

P.S. У нас требуется, чтобы на схеме присутствовали именно pcb символы.
P.P.S. Глюк исчез после того как я обозвал сигналы в схеме точно также как сигналы в ПЛИС.

сочувствую

тогда что то глюкнуло, т.к. я в твоем проекте вообще ни чего не делал кроме синхронизации
т.к. при чем тут название цепи в схеме к имени сигнала в ПЛИС ???
они могут быть совершенно разные

В чём может быть проблема...
Нажмите для просмотра прикрепленного файла

только оракул наверно скажет
попробуй для начала закрыть DxD и Exp и повторить в IOD

У каждой ошибки есть свои причины, я так думаю.Значит так, путь Shematic update and write local to PDB. Все пункты синхронизации проходят кроме этого, cross probing работает везде в DxD и в PCB. Все аннотации сделал... не грузит Лэйаут в ИОД и всё тут...
Было такое в прошлом проекте, но тогда всё решилось само, так и не понял как, а сейчас что не делаю никак

Для начала надо открыть окно Console и прочитать что там написано.

В том то и дело что там всё хорошо, всё успешно и плюс точно такое же сообщение ошибки. Ясности консоль не внесла...

мда бывает
проверь на другом компе, у меня так было на первом все оки на втором ни хрена
потом как само рассосалось, сам не знаю как

или выложи проект, только укажи какой версия DxD

Подскажите какие папки и файлы в проекте выложить или какой-то может экспорт есть, выложу, а так папка весит 40 мег, наверное бэкапы основной вес дают...

Запакуйте 7-Zip - получится менее 10 мег.
На narod.ru можно выложить до 5 гиг.

Вот http://narod.ru/disk/55776866001.77b7625e0...6-V01R2.7z.html

просил же сообщить какая версия DxD
чтобы развернуть архив пришлось скачивать последнию версию 7zip
и облом - у тебя 7.9.3

Получается в 7.9.3 никто не работает... Так можно поставить ,хотя да, это долгая песня.

fill работает
ставить 793 нет времени

У меня тоже не загружает эту топологию.
Если бы вы были официальным пользователем, то можно было бы создать SR для исправления.
Выложите еще ЦБ с компонентами - попробую поэкспериментировать, когда будет свободное время.

А нет ли у Вас в компонентах полей, транслируемых в Expedition, с информацией на русском языке ? (Типа Description и т.п.).
Если есть - отключите. Если нельзя отключить - уберите из записей букву "я".
Думаю должно помочь.

Библиотека http://narod.ru/disk/55916810001.ac10d56bd...ibrary.zip.html


Попробую...


Свойства с русским языком передаются в Экпедишн, я не думаю что в этом проблема т.к. есть проект в котором всё работает..
Нажмите для просмотра прикрепленного файла

Эти правила действительны для всех свойств или нет!? может в этом проблема...
Нажмите для просмотра прикрепленного файла

Удаление из схемы компонентов:
CAT16
BLM18HG
решает проблему
Разбирайтесь сами что за атрибуты на них неправильные для IOD.

Достаточно даже просто выбрать их все через find и удалить лишние атрибуты в окне Properties.

Спасибо fill и Asb !!! Проблема решена с Вашей помощью, низкий Вам поклон. Буква "я" отличилась не только тем что она последняя в алфавите но и недружелюбием с IOD. В свойстве CAT16 было "Резисторная сборка", убрал букву "я" и всё пошло. Магическая буква одним словом. Теперь можно подумать о покупке продукта...

Код буквы "я" соответсвует коду EOF (End of file) в ASCII. Поскольку IOD взаимодействует с Exp через текстовые файлы (правда мне кажется шифрованные - глубина интеграции потрясает ) то ... имеем, то что имеем. Про UNICODE в Менторе вроде что-то слышали, но пока не более того -так, что подобные прблемы вылезают в разных местах от релиза к релизу. .

Добрый день.
IODesigner 7.9.3
Во время экспорта символов из IOD в ЦБ выдает ошибку: cannot find top level library.
Экспорт в локальную библиотеку проходит но в DXDesigner ни одного символа не добавляется.
Попробовал на другом компьютере этот же проект экспорт символов прошел успешно.
Что это за глюк такой и как его лечить?

посмотри в DxDBook/SymbolView/localsymbols
раз прошел экспорт - д.б. там

Там его и нет.
Может ли это быть неправильно установленный IODesigner?

Создаю пустой проект, пустую FPGA, ставлю пару сигналов, генерирую символы, пытаюсь их экспортировать, история повторяется.

выложи проект включащий один резистор и lib с резистором и cell для плис

Может быть это из за Windows? Тот ноут на котором работало сгорел так что пришлось купить новый. На новом все то же самое. И главное во время открытия символа DXD ругается (скрин приложен). На одном компьютере Win7 64 на втором Win8

поизучал
на работе только 792 по этому дома попробовал первый раз в 793 (на ubunte 12.04), но не удачно
вообще проект с одним резистором не проходит упаковку Aborted (core dumped)
надо разбираться, но нет времени

по этому сделал в 792 под W7 англицкая 64
проблем не встретил

Вообщем в самой проблеме так и не разобрался, но после перестановки Windows и установки обратно 793 все стало прекрасно работать.

Добрый день.

Во время работы возникло 2 вопроса:

1) Во время экспорта Констрейнтов в CES ругается: # Cannot export the constraints to the iCDB.
# Error: Can not create differential pair in the CES configuration.
Вероятно из-за этого не хочет выводиться в IOD топология.
Подскажите что сделать, чтобы все прошло успешно.

2) Настраиваем генерацию символа с Port label - Pin Function, Additional label - Signal name. Далее экспортируем в проект. Во время установки символа с функциями Add Nets и Add Net Names на схему необходимо, чтобы сигнал был добавлен по Additional label, а не по Port label?

При синхронизации layout в файле .lpc IOD выдает такое сообщение, при подтверждении топология платы загружается. Версии EE 7.9.4 , IOD 9.5. Каковы возможные причины?



Забыл добавить, layout-ы в файлах .fpc синхронизированы, подобных сообщений не выдается, топология в окне device отображается.

Что я хочу:

- Создать сигнал SDR_VREF, задать ему тип VREF, подключить к трем пинам ПЛИС и сделать так, чтобы он через pdb подключился на глобальную цепь "SDR_VREF".

Что я делаю (режим с иерархическим блоком и pdb в локал либе):

- Создаю сигнал SDR_VREF
- задаю тип VREF
- подключаю к нужным пинам ПЛИС
- убираю в опциях генерации символа все упоминания о VREF, чтобы она не делала PCB символы с ней.

Что получается:

А нифига не получается. Никто не ругается ни о чем, все вроде как-то генерируется, информационное сообщение проходит, что SDR_VREF, как и прочие сигналы питаний, отсутствуют на символах и подключены к глобальным цепям. Но вот питания оказываются реально подключены куда я указал, а сигнал SDR_VREF потерялся, пины ФПГА, куда я их ассигновал, оказываются никуда не подключены (т.е. к net0).

Что делать? Вывести VREF на символы не предлагать, это работает, но нафиг не надо. Чем отличаются VREFы от сигналов питания (кроме типа VCC* / VREF)? Почему с питаниями все ОК, а с врефами - фиг вам?

В плис типа CPLD имеется два питания VCC и VCCINT Вопрос каков алгоритм действий чтобы подключить все выводы к одному питанию 3V3 например. Дизайнер этого сделать не даёт. Символы и идут через CentralLibrary путь SchUpdate.

покажите картинку что за символы или выложите тестовый проект
просто интересно посмотреть в чем проблема

Вариант I.
1. На вкладке PCB Signals Generation (Setup->Settings) прописать и для VCC и для VCCINT значение 3V3 и установить галку "Automatically connect..."
2. При экспорте (Export-> Schematic and Symbols) в окне Check Power Signals (если оно появляется) нажать кнопку Discard
3. После экспорта в pdb выводы питания будут подключены к цепи 3V3

Вариант II.
1. В меню Tools-> Types Compability разрешить присвоение сигналов типа VCC выводам типа VCCINT
2. Создать PCB сигнал 3V3 типа VCC
3. Присвоить сигнал 3V3 нужным выводам удерживая клавиши CTRL+SHIFT (или командой assign_special)
Присваивать сигнал нужно выводам VCC и VCCINT одновременно .

Прикол в том, что в версии IOD 9.5 вариант II может не срабатывать, если не сделаны установки I.1

Все вышеизложенное справедливо для работы с FPGA Xilinx. Для CPLD не пробовал, но думаю что сработает так-же, хотя IOD есть IOD

Спасибо за помощь! О волшебных клавишах то я и забыл... всё получилось

Подсказка требуется...

Я хочу вывести на функциональный символ сигналы JTAG и Config - перетаскиваю их руками на первый раз (после ввода сигналов и предварительного раскидывания их по пинам) сгенеренный символ. Делаю также, руками, PCB символ с этими пинами. Все получается, блок экспортируется в DxD, создается корректный PDB, все упаковывается, все правильно соединяется.... Но, затем, начинается разводка - начинается оптимизация расположения пинов ПЛИС. И вот тут происходит засада - при апдейте символов, генератор символов убивает с функционального символа пины, затащенные туда руками, да и меняет зачем-то размер символа. В результате на схеме полный бардак образуется, ну и рвутся соединения. Приходится руками возвращать размер символа к исходному, и опять добавлять сигналы JTAG и Config, причем внимательно следя, чтобы на те же координаты и в том же порядке. Если пробовать символу поставить Read Only - то рвутся соединения между PCB и Functional символами (генератор не может поменять привязку к номерам пинов, если я правильно понимаю, да и это ожидаемо). Если я ставлю read only на сами эти пины - то после перегенерации символа эти JTAG/Config пины отрываются от PCB символов в блоке DxD. Ну и об этих обрывах ругается сам IOD при экспорте схематики и символов. Что за хрень и как с ней бороться? Как правильно вытащить JTAG и Config на функциональный символ?

символы - в локальной либе, pdb локальная. путь - генерация схемного блока, представляемого функ. символом.

ПЛИС - LattiteXP2, LFXP2-8E-5MN132C. EXP/IOD/DxD - 7.9.5

Опции генератора символа при апдейте не помогают никакие...

вот пара скриншотов (речь о пинах J_TMS, J_TCK, J_TDI, J_TDO, CFG_TOE, CFG_CFG0) - первый скриншот, как надо (после ручной правки), второй - как искорежил апдейт символа:

не понимаю вашей проблемы
я поклонник IOD в самом фундаментальном смысле (только локальная библиотека) и приветствую ваше желание работать с фунциональным символом в локале
мое мнение не надо ручками лазить (это не девушка )
на сайте были мои рекомендации как работать в IOD
прикладываю картинки, если не понятно - в личку
в моем случае я провожу оптимизацию по пинам как в DxD так и в Exp
далее аннотации в любую сторону - проблем НЕТ

К сожалению, я не умею видео записывать с экрана. Суть, как я говорил, что после апдейта символов (хоть автоматически, хоть через меню - Symbol->Symbols Generator....) этот генератор САМ меняет размер символа, увеличивая его (мне не нравится большой символ, сгенеренный при первой генерации символа, и я его уменьшаю - но не хочу, чтобы при апдейте он обратно увеличивался), и УДАЛЯЕТ пины типа JTAG и CONFIG из функционального символа. Всегда! Каждый апдейт. Как Вам удалось вывести на функциональный символ пины типа JTAG так, чтобы генератор символов их не убивал при Symbols update?

PS зачем в личку, я думаю, это не одному мне интересно

Тестовый проект выложите, т.к. у меня JTAG и CONFIG добавляются на символ блока через генератор символов если включена соответствующая галочка.

Ну как всегда, визит-эффект, в тестовых проектах не воспроизвелось. Будем считать разовой флуктуацией. Зато аж три вопроса, один старый, про порчу размера символа, другой - совершенно новый, которого раньше не было - сигнал на символ не добавляется при Update Symbols, ну и третий, хорошо забытый очень старый и не критичный.

Даю два тестовых проекта:

архив test_proj:

Конфиг-жтаг вытащен на другой символ, не туда, где I/O. Я добавил сигнал TEST_RST, и назначил ему пин. Делаю Update Symbols через генератор символов - и размер символа искорежен - он стал сильно больше, чем был. Когда схемы вокруг символа еще нет, это конечно не беда. А вот когда вокруг символа плотная схема - то приходит куча геморроя от этого автоизменения изменения размера. Проект находится в состоянии, когда сигнал добавлен, но Update Symbols еще не сделан, символ имеет нужный мне размер. Стоит сделать Update Symbols, и символ станет сильно больше, что и мешает жизни (об этом я писал ранее - "Приходится руками возвращать размер символа к исходному")


архив test_proj1:

Тут конфиг-жтаг вытащен на функ. символ с I/O. То, что почему то не сработало у меня в основных проектах, аж трижды уже, а тут получилось. Операция та же - добавляю сигнал TEST_RST. Делаю Update Symbols, с целью проверить, искорежит ли он мне размер символа. А не искореживает, но и сигнал новый не добавляет на символ. Как бы вообще ничего не делает, хотя в визарде пишет, что собрался добавлять порт. Проект в таком состоянии - сигнал TEST_RST добавлен, а сколько Update Symbols не делай, на функциональном символе он не появляется. PCB символ для пина для этого сигнала сгенерировался.



Ну и еще вопрос, тот самый, совсем старый и не критичный. Для обоих проектов. Database Properties (ПКМ на названии FPGA в правом нижнем окошке). Хочу сменить Default Single с LVCMOS25 на что-то более актуальное для проекта, но не дает. А для дифференциальных, все ОК. В чем засада?

как я предполагаю - появился сигнал TEST_RST со своим выводом и IOD с учетом этого расширил символ


я всегда имею один функциональный символ на отделном листе без других компанентов - только цени и шины (ИМХО)
и когда происходит добавление выводов и/или изменение имени вывода как всегда с увеличением числа буквочек происходит изменение ширины символа, НО так как у меня на листе одни цепи/шины то с права не происходит подключение символа
но это исправляется элементарно - подвинуть символ влево, бросить, все подключилось и подвинуть символ вправо на пару дюймов

вопрос по test_proj - зачем делать два функциональных символа ???

я не много ваш проектик подкорретировол, думаю так будет симпотней

давненько выкладывал мануальчик
http://electronix.ru/forum/index.php?showt...67345&st=60

4. При кардинальных изменениях, когда добавляются, удаляются или изменяются имена сигналов проще провести изменения через SimbolWizard/UpdateSimbols (не проверял) или вообще удалить в IOD символы и заново сгенерить двумя щелчками мышки и пройти путь по п.1 (так поступаю). Предварительно удалить ПЛИС в DxD на схеме, в навигаторе и в базе Symbol_View/local_symbols, сделать FA & BA. Чтобы не пропали разведенные цепи относящиеся к ПЛИС, необходимо убрать галки Trace_removal_options в FA .

может это поможет

смотрю и в этом проекте наплодил кучу символов
я в последних проекта имею всего три символа:
1.функциональный
2.power
3.gnd

power и gnd чтобы оперативно изменить питание и землю не заходя в IOD
на пример +3V3 на +3V3-1 и +3V3-2 когда имею две с одинаковые ПЛИС но с физически разными источниками питания

power и gnd я не собираюсь вытаскивать на схему - они подсоединяются через pdb к глобальным цепям с именами 3.3V 1.2V GND и т.п., а на схеме согласно ГОСТ, указывается стрелка, и пишется список пинов, куда эта цепь подключена (если нужен ГОСТ), а если ГОСТ не нужен, то и вообще ничего не указывается. Удобно, и не захламляет схему, и изменить питание в таблице в IOD - быстрее, нежели в схеме. А нам что важнее всего - правильно, скорость! Я не хочу тратить время на лишние и не нужные действия! Я это время лучше потрачу на что-то полезное, обдумаю что-то например.

Что касается сгенерировать символ заново - спасибо за бесполезный совет. Ежу понятно, что сработает. Но долго, муторно и неудобно - вопрос был более чем конкретный, как корректно заапдейтить символ, не испортив его.

Что касается количества PCB символов, так вообще наплевать, сколько их там внутри блока. Как по мне - скрыть бы вообще от пользователя все эти символы и сам блок, это лишняя по сути сущность. Но она есть из-за того, что таков принцип работы софта - есть, и хрен бы с ней. Опять же, тратить время на оптимизацию в PCB символах не вижу смысла никакого. Мне главное - чтобы у меня на схеме был один функциональный символ нужного мне размера с расположением пинов, как мне надо, а уж на то, что там внутри него, наплевать абсолютно, лишь бы работало.

Насколько я вижу, выход один - перетаскивать новые пины (сигналы) на функ. символ мышкой, т.к. генератор при обновлении оставляет в покое только взаимное расположение пинов, а тело генерирует согласно зашитым в него параметрам отступов от крайних пинов.
Все не размещенные пины отображены на вкладке Unpaced.

Вот же блин. Спасибо! Все гениальное как всегда просто

Добрый день.
Делаю тренинг по IOD по файлу "Новый вариант лабораторных iod_lab_wkb_rus". Все получается, в целом, но все цепи у меня получаются в виде GND_1, GND_2, GND_3... Ну и естественно в Expedition все эти цепи - разные соединения. Вручную править не хочется, так как это касается не только питания.

И еще один немного непонятный момент.
Лаба 7, Размещение Генерированных Общих Символов в DxDesigner
...6. Разместите каждый новый символ на схеме....
Ставлю с галочками на Add Nets, Add Nets Name.
...
Создание Назначения Пинов и Запуск Обновления Схемы
13. Запустите Export > Schematic Update. - у меня этот пункт неактивен. (рис. 1)Приходится просто экспортировать заново символы и обновлять в DxD. Может в этом дело.
Дальше пакую, аннотирую, ставлю новый компонент на плате...
В лабе радостно сообщается:
19. Разместите FPGA в центр уже размещенных конденсаторов.
Взгляните на структуру соединений. Она далека от идеала и ее трудно трас-сировать. В следующем примере оптимизируем назначение пинов для получения трассируемого проекта.

У меня вот от нового компонента вообще никаких соединений нет. Из-за того, что цепи вот так коряво названы, как я описала выше.
На картинке U1 - была в лабе, U2 - моя.

П.С. для тех кто не очень помнит тренинг, это путь не через локальную либу, а экспортом в центральную проекта.

Скорее всего дело вот в чём.
Для сигналов питания и земли можно создать сигнал "GND" с типом Ground и назначте всем земляным пинам.
Иначе в ментор аннотируется схема с автоматически назначенными цепями совпадающими с Pad Name. А так как они не могут одновременно называться "GND" то пронумерованы "GND_1", "GND_2" и тд
Для VCC_INT есть тип сигнала VCCINT. Для VCCO соответствующий VCCO. Есть типы VCCPLL и прочее. В зависимости от того как они называются у вашего производителя микросхем (Actel, Altera, Lattice, Xilinx).

Так же можно создать сигналы с типом JTAG для подсоединения сигналов TCK, TMS, TDO, TDI.
Для сигналов MSEL должен быть тип CONFIG.

Для всех сигналов двойного назначения в режиме конфигурации нужно создавать тип CONFIG. Они тогда становятся NO SWAP.

Для сигналов с выхода PLL или входа тактирования CLK можно создать сигнал с типом CLOCK (DCLOCK и проч). Тогда при SWAP (unravel) они будут перемешиваться только на контакты с возможным типом сигнала.

Если сигналы земли, питания и конфигурации править вручную в DxD - Expedition, то при обновлении схемы ваши "ручные" подключения в проекте будут обрываться.

Скажите пожалуйста, есть ли возможность экспортировать назначения пинов прямо в генерируемый пустой верилог модуль, при помощи атрибутов синтеза, а не в файл с констрейнами?

--

Kaligooola, спасибо за подсказку, на начальном уровне обучения все нюансы полезны, но не в этом было дело. С типами все было хорошо. Я так и не поняла, что я делала не так, но с третьего раза все получилось, все нужные в лабе пункты уже были активны, нормально все сгенерилось и красиво встало на плату. вроде все делала также...
шаманские танцы с бубном, ну или невнимательность.