Подтверждение вы получите автоматом при открытии схемы (если включена соответствующая галочка проверки обновлений символов в ЦБ - Flag_out_of_date_symbols).

При синхронизации IOD из PIN файла, все цепи и связи присваиваются корректно, но если тут же синхронизироваться из DC появляются неприсоединенные цепи, хотя на схеме они присоеденены. Почему так может получаться.

Может ли IOD работать (переназначать цепи) с учетом частично оттрасированных частей? Например, я хочу от разъема сначала подвести все цепи поближе к плисине, а уже потом своппировать ноги ПЛИС.

Не может он этого делать (в IO нельзя передать трассировку). Именно поэтому я и отвечал Вам, что "swap" гораздо удобнее и логичнее выполнять в PCB, чем в IO.

В общем-то я так и делаю, но IOD полезен для переназначения и добавления вентилей в процессе трассировки. Если нет соответствующего вентиля, то и свап сделать нельзя (для дифпар, например).

Вопрос.
Необходимо синхронизировать привязки цепей в IOD именно по DC/EPCB, а не по PAD-файлу. Можно ли это сделать?

Пример "в студию", а то непонятно, что у вас там происходит.

Проще объяснить!!!
Тем более, что подобный вопрос может возникнуть у кого-то еще.
В PAD-файле есть соответствие сигналов ножкам микросхемы, в схеме тоже есть такое соответствие. Так вот если для определенной ножки микросхемы информация в PAD-файле и в схеме не совпадает, то в IOD не появляется резинка связи. А информацию (ножка микросхемы - цепь) берется именно из PAD-файла. Так вот как сделать так, чтобы эта информация бралась из схемы?

1. Как сделана схема? На ней символ pcb или функциональный?
2. Почему вдруг имена сигналов поменялись в проекте?

1. Схема обычная. Была аннотирована в EPCB и сначала проектирование шло с использованием IOD. Но потом я начал менять местами гейты в EPCB и обратно аннотировал в схему.
2. Поменял их я, но не согласовав c IOD.

Проблему решил простым присваиванием цепям определенных ножек микросхемы, согласно схемы и разводки (руками). Теперь между тремя приложениями снова полное соответствие.

Как заставить поменяться местами цепям в IOD при их своппировании в EPCB? В результате синхронизации исчезают резинки со своппированных ножек.

При импорте из Dc в IOD символы не попадают в сетку. Они становятся не метрическими, а дюймовыми. Явно видно, что если расстояние между пинами было 5 мм, оно становится 5.08 мм, и длина его из 5 превращантся в 5.08. Это происходит, если в импортевы брать файл проекта и ставить галочки на нужных символах. При импорте*.inp файлов все размеры нормальные (но в них нет изменений от обратных аннотаций разводчика).
Как корректно перенести символы из файла проекта? Это важно!

Смотрите - меняю пины и в IOD и в ExpeditionPCB. Гоняю прямую и обратную аннотацию. В проекте с двумя FPGA.

Нажмите для просмотра прикрепленного файла

PS. В текущем релизе IOD есть проблемы с обратной аннотацией из DC\DV в IOD. Видимо наследие того, что тестируют теперь в основном под DxD.

Необходимо, чтобы сигнал INT_CS (он глобальный и для него выделена одна ножка на ПЛИС: G11 для 4VSX35) был подключен к любой еще одной ножке. Можно ли это сделать и как?

Да хоть к 10-ти.Нажмите для просмотра прикрепленного файла

Но одна из ножек конфигурационная, вторая должна быть обычной иошной

Получается, при использовании DC/DV, я впринципе не могу передать информацию о измененных ножках в IOD? При перестановке ножек в EPCB и обратной аннотации в DC/DV, все происходит, как и должно быть. Но как измененный Схемный элемент сохранить либо в ЦБ, либо в IOD? Или в IOD придется вручную присваивать цепям нужные ножки, информация о которых уже имеется в EPCB и DC/DV? Неужели если использовать DC/DV невозможно нормально работать с IOD?

Я же написал русским языком - проблема в текущем релизе. В предыдущих, обратная аннотация DC->IOD проходила.

Выход только один, переходить на DXD...

Привет честной компании! Помогите разобраться. В схемах DxDesigner сгенерированных IODesigher линии связей на некоторых символах имеют глобальный атрибут, поэтому соединяются с линиями в других иерархических компонентах. Руками править этот атрибут на сотне линий после каждой аннотации нет желания.

Уточнение: лини связей на символах конфигурации и питания.

Не понятно зачем в ручную что-либо править. Подробнее обьясните что конкретно у вас изменяется при каждой аннотации.
Чтобы отрезки цепи с одинаковым именем объединились на разных уровнях иерархии достаточно добавить имя этой цепи в список глобальных.

В том-то и дело, что мне не нужно чтобы эти линии соединялись. IODesigner, при каждом изменении в FPGA проекте, схематику генерирует заново, а как его заставить генерировать линии связей с нужным атрибутом я не нашел.


Согласен, менять что-либо руками в сгенерированных файлах неверно идеологически (там и соответствующее предупреждение есть). Но следить за тем, чтобы во всем иерархическом проекте не встречались линии с одинаковыми названиями неверно вдвойне!

1. Что за атрибут вам нужен?
2. Зачем за этим следить, если у вас два отрезка с одним именем AGND на разных уровнях иерархии, то это будут две разных цепи (если конечно вы не добавили это имя в список глобальных).
Я так и не понял с какими именно цепями у вас проблема. Приведите подробное описание по шагам.

У каждой цепи в свойствах по ПКМ на вкладке "Name" наряду с атрибутами Inverted и Visible есть атрибут Scope, который можно установить либо в Local, либо в Global. В схемах сгенерированных IODesigner цепи, присоединенные к выводам символов питания и конфигурации, имеют этот атрибут глобальным. Поэтому и соединяются с одноименными линиями.

IOD>Preferences>Symbol_Generation по умолчанию установлено соединять указанные пины с PCB_signal, т.е. создавать цепи с этими сигналами, при этом у PCB_signal всегда устанавливается scope глобальный.

Scope

I/O Designer generates schematics with the following scope settings.

For pcb nets, the scope is set to global.

For io nets, the scope is set to local.

The scope is preserved by I/O Designer so the user can change the the scope of a net on the schematic and the tool will not overwrite it.

Обратите внимание еще на последнюю фразу. Если в схеме изменить scope на цепи, то в последующем IOD не будет его менять.

В EE2007 больше нет признака local\global scope для Label. Страница 70 Нажмите для просмотра прикрепленного файла

Спасибо! Срочно переходим на ЕЕ2007. Надеюсь старая библиотека будет поддерживаться.

ПРОБУЮ РАЗОБРАТЬСЯ В IOD. ПОМОГИТЕ ПОЖАЛУЙСТА.



Если следовать по пути, описанном на форуме, а именно:
- создать пустой проект в IOD
- набить имена сигналов (раз знаете общее число задейстованных сигналов и цепи в схеме то имена вы тоже можете уже задать)
- сконфигурировал проект под нужный device и указать на заранее созданный пустой проект DC
- присвоить сигналы пинам
- сгенерить через wizard два символа (функциональный и pcb)
- сгенерить схему и символы для DС и PDB
- импортировать в ЦБ PDB и символ pcb
- разместить в схеме DС функциональный символ и к нему подсоединил доп. компоненты
- упаковаТЬ и передал все на плату - разместиТЬ компоненты
- в IOD указаТЬ файл с топологией *.lyt и увидеТЬ текущее размещение
Далее можно делать перестановку (swap) где угодно и в плате (тогда через схему передать изменения в IOD) или в IOD (и наборот передать

из него через схему в плату).

то вроде бы все получается, но возникает ряд вопросов.
1. А если я хочу добавить сигналы после загрузки РСB в IOD, то у меня получается, что проект несинхронизированный, хотя сигналы в

схему добавились, но функциональный символ остался неизмененным, а при попытке изменить функциональный символ, он мне пишет, что

функциональный блок без РСВ символов и схема несинхронизированна.
2. Возможно ли назначить один и тот же сигнал, например ногам питания, если у них разный тип, например VCCO и VCCINT. У меня не

получилось.

3. А если изначально есть схема с ПЛИС и файл ExPCB, с расставленными элементами. Можно ли теперь воспользоваться IOD? При условии,

что и сигналы, и символ были сделаны без использования IOD (HDL файла нет). Я пробовалв, но у меня не получилось.
Я делала так:
-Import PCB Design wizard: выбираю из списка ПЛИС, выбираю соответствующий Device и FINISH.
Но происходит переименование некоторых сигналов, в частности GND на net61 и net62, а сигнал, который шел на VCCO и VCCINT (+3.3V)

сбросился

-Создаю функциональный элемент
-Дальше я попробовала сделать Import Symbol, поставив галочку, что это РСВ
-Указываю файл проекта, и заполняю part number...
-И возникает у конфликт схемы и IOD


КАК СДЕЛАТЬ, ЧТОБЫ IOD, ПОНИМАЛ, ЧТО СХЕМА, И СИМВОЛЫ ОТНОСЯТСЯ ДРУГ К ДРУГУ, что я делаю не так и возможен ли такой способ работы с

IOD? Если да, то как его реализовать.

http://www.megratec.ru/forum/1/

Странное поведение IOD 7.2:
При выборе схемы "DesignView / Design Capture [WG2007.1]" тут же получаю сообщение "This application has failed to start because iCDBCAPI.dll was not found. This library is included in EE2007.1 install." Оной dll негде в обозримом пространстве не видно. И где ее искать ?

Уже нашел. В дистрибутиве. Но почему я должен что-то копировать в ручную я не понял!

У меня она встала сама при инсталляции. Возможно например что у вас был включен антивирус при инсталляции или еще что-нибудь, что привело к неполному выполнению инсталляции.

А не подскажите в каком порядке проводилась инсталляция. У меня EE2007,DC2007,IOD7.2 Возможно cтояло начать с IOD?
И еще вопросик в догонку - в какое место иерархии установочных директорий наиболее правильно помещать IOD ? Это я к тому, что скажем Hyperlynx ставится в SDD_HOME, a IOD как-то сбоку.

Ну вот, по ходу дела еще вопрос образовался.
При создании wizard'ом PCB символа из имеющегося функционального получаю кучу сообщений вида "The signal 'xxxx' is placed on the pcb and functional symbol, but both symbols are not hierarchically connected." И что особенно интересно это сообщение формируется не для всех сигналов, размещенных на символе, а только для являющихся элементами шины т.е вида XX<dd>. При этом эти сигналы оказываются на вкладке unplased.
Впрочем часть шин (с дифф сигналами) разместилась нормально. В чем еще разница в упор не вижу. Буду признателен за любую подсказку.

1. В таком же.
2. Судя по сообщению имя pcb отличается от функционального. Должно быть соответственно xxx и xxx_pcb.

С именами все было в порядке. Фишка в следующем: Такое предупреждение появляется если группа сигналов объединена в шину, но на функциональном символе представлена не как bus pin, а как отдельные выводы. Не очень понятно баг это или фича. Я так думаю, что баг. По крайне мере для шин из диф. сигналов это сообщение не возникает.

Очередной вопрос.
У нас исторически на схемах используется шаг выводов 4 мм. И соответственно шаг сетки тоже 4 мм.
При генерации схем из IOD шаг сетки регулярно устанавливается 5 мм. Можно это где-нибудь настроить ? Проблема в том, что хотя символы и генерятся правильно линии связи с иерархическими коннекторами периодически бывают оборваны из-за небольших смещений.
И еще вопрос можно как-то придать читаемый вид схемам формируемым IOD? Т.е. настроить тип и размер шрифта, ктоторым прописываются на схемах net_name и загадочный атрибут типа "8".

Очередные вопросы по IOD 7.4
1.частный случай Xilinx, в чём лучше создавать файл HDL, руками добавлять цепи, как то нудно.
2.в какам документике хорошо описан синтаксис файла HDL, а то склепал файл руками по аналогии с файлом полученным при экспорте из IOD и теперь IOD не желает его импортировать. показывает ошибки, которыя я никак не могу исправить
3.http://vhdl-manual.narod.ru/ что можно посоветовать для начала ?

P.S. вопросы не горящие, вроде плана на ближайшее будущее

1. В любом текстовом редакторе. Вообще-то, по замыслу иописателей, Вы должны получить файл у его разработчика.
2. Этих документиков много. Чтоб не мелочиться. можно почитать, например, IEEE Std 1076-2002. Очень увлекательно
3. Для начала чего?

1.получить у разработчика т.е. сам у себя
2.попробуем найти
3.написать файл со списком цепей для импорта в IOD

1. Круг замкнулся
2. Ну если все настолько серьезно, ищи тогда уж IEEE1076-2008. Новый стандарт, принят недавно Как найдешь, не забудь его здесь выложить
3. Ни фига себе, для импорта файла со списком цепей в отмороженный ИОД ты собрался учить VHDL??? А примера, что я тебе давал, недостаточно?

глупая какая-то ситуация:
не сохраняются любые изменения проекта в *.fpc файле. При сохранении ИОД в консоли бодро пишет, что все в порядке, fpc по заданному пути сохранен (без кириллицы). Но при следующем запуске ИОД и загрузке этого же файла в расстановке пинов каша получается.

DxD позволяет задать шину в виде DATA[31:0:2]
как задать такую шину в IOD7.4 ?

заданный выше вопрос повис в воздухе

задам новый, условия те же DxD-IOD7.4

в DxD имеется шина с дифпарами D0+/D0- .......D10+/D10-
в IOD ввод шины из дифпар отличается от DxD

прикладываю три картинки.
вопрос - двигаюсь в правильном направление ???
или это полная чушь и я не смогу делать свор дифпар и просто тупо рисовать 22 проводника в DxD и соответственно 22 в IOD

плиз, как правильно делать (советы выкинуть IOD не принимаются)

Не совсем совет (сам использую DC), скорее сочувствие. В IOD 7.4 работа с диф парами явно не доделана. Судя по анонсам в IOD 8.0 должно быть сильно лучше. Однако в паблике его пока нет .

Ну например в демо проекте реализовано так Нажмите для просмотра прикрепленного файла



Нажмите для просмотра прикрепленного файла

выводы после бурного обсуждения

1.завтра получу парочку сообщей по аське типа " а я говорил...."
2.получается я должен завести 22 отдельные цепи (D0+ D0- D1+ .... D10-) в DxD и соответственно 11 в IOD, т.к. из одного сигнала IOD делает _P и _N, но на функциональном элементе IOD будет те же 22 ноги.
3.про шины забыть.
4.забыть про своп тоже, все делать руками в DxD (переименовывать цепи)
5.что я еще забыл ?

Кошмар. Вместо того, чтобы ездить на машине, люди предпочитают недоделанные костыли и с нетерпением ожидают, когда же, наконец, костыли доделают.

В DC все намного плачевнее с IOD (постоянное коверкание символа со всеми вытекающими ошибками и предупреждениями при компиляции), поэтому редактирование выводов ПЛИС делается руками.

все, доигрался с проектом в IOD
удалил шину дифпар, сигнал D0 ввел, а с D1 до D16 не могу ввести. типа он есть (откуда ???)
просмотрел файл - нет таких сигналов, только номера выводов мелкосхемы
на новом проекте (с другим корпусом) выяснил, имя сигнала не должно совпадать и вывода мелкосхемы.

облазил все менюшки - не нашел что нажать

кажется нельзя создать сигнал с именем совпадающис с номером вывода, но это ограничение в help не нашел.
не логично, отдельно создать нельзя, а в шине возможно !!!!

DC тут не при чем Костыль, причем недоделанный - это IOD. А Dx - это не костыль, это схемный редактор, хоть и не доделанный Имхо.

Э-э-э, а как выглядит машина в Вашем понимании ?

Схемный редактор, редактор плат, голова, руки, скрипты и командные файлы.

Создал простой проект - две FPGA.
Внутри в каждой по шине с диф. парами. 22 сигнала.
На верхнем уровне схемы два функциональных символа сгенеренных IOD.
Под ними подсхемы сгенеренные IOD.
Делал перестановки как BGA на плате, так и пинов в IOD.
Часть выполненного записал в видео http://megratec.ru/data/ftp/exp_movie/new/...OD_Exp_2BGA.avi
Запись сделана в реальном времени - ничего не редактировал.
Могу хоть 100 раз проделать все показанное в разных комбинациях.
Шины есть. Перестановки работают. Все синхронизируется.
Ну и где проблема?