Вот это скорее. У меня неоднократно случалось, что после задания types compatibility сигналы все равно не назначаются как надо согласно этой введенной совместимости. Однако потом после каких-то манипуляций с бубном, оно вдруг начинало работать. При этом повторяемости никакой, чтобы это описать как глюк.

Еще возник такой вопрос, чисто эстетический, на который ответа в Тренинге я не нашла.
Лаба 7 Процесс Обновления Схемы
Мы уже сгенерили символы в ЦБ (!), расставили на схему и упаковали ее.

"Следующим шагом в процессе является назначение пинов, передача этой информации в схему DxDesigner для упаковки топологии PCB.
Разработчик FPGA физическую реализацию FPGA и создал файл распределения пинов imageproc.pad."
Загружаем этот файл куда надо, "Synchronization Wizard распознает, что полное назначение пинов воздействует и на I/O Designer и на схему.
Для всех сигналов в I/O Designer генерируются ответвления цепей на схеме в DxDesigner."
Схема закроется и откроется снова с пере-генерированной схемой.

Все прекрасно, создались связи с именами сигналов. В лабе мы создавали 6 символов для компонента, некоторые получились большими. Я ориентируюсь, что можно было в настройках сделать сплит, но на всякий случай делала как написано в лабе.
Только после генерации этих символов остается много незадействованного места с пустыми пинами.
1. Каким должен быть грамотный подход, чтобы "сделать красиво"? (рис 1)
2. Какие и где включить галочки, чтобы на схеме отображалось (вместо pad600) не названия падов, а имена сигналов? (рис 2)

Заранее спасибо за ответы.

У меня разработчик FPGA требует, чтоб символы были поделены по банкам.
А имя пина символа совпадало с Pin Function.

Для этого нужно в Label Type вместо Pin Name (PAD600), выбрать Signal Name (в вашем случае), либо я выбираю Pin Function (IO_DIFFIO_B19p_DQ, CONF_DONE, CLKUSR_IO_DIFFIO_R16p, nOE_IO_DIFFIO_R9p_DQ, nWE_IO_DIFFIO_R9n_DQ и т. д.).

Тогда на схеме можно видеть правильно ли назначены сигналы и какой назначение пина.
Иногда приходится сильно длинные получающиеся имена заменять на Custom label и придумывать сокращенное название.

Возник еще такой вопрос. Если у меня уже есть созданный символы для FPGA с мапированными компонентами, но все созданное вручную методами Library manager. Есть ли возможность эти символы втянуть в IOD и дальше работать по пути IOD - DxD - Exp? Если можно, то на какие нюансы стоит обратить внимание?

В IOD есть пункт Import > Symbols from Board.

В появившемся окне нужно будет отметить галочками какие символы импортировать.
Иногда выдаются предупреждения. что конкретная ножка не может быть затянута с таким именем.
Иногда не может присвоить сигналы некоторым ножкам. если не ошибаюсь, то в этом импорте он затягивает и сигналы. Для сигналов земли, питания и JTAG нужно будет назначать новые сигналы с соответствующим типом.

Еще иногда IOD будет предлагать обновить символы и рыгаться варнингами, их нужно будет просто игнорировать и не обновлять символы (снимать птички в меню синхронизации), так как потом могут возникнуть несоответствия между Local PDB и Library.

Всех нюансов уже не помню, так как сейчас так не работаю.
Попробуйте на сохранённом проекте, чтоб было куда откатится.

Скажите еще, пожалуйста, может есть еще какая-то дополнительная документация по IOD? На фтп ничего интересного не нашла, у меня есть только лекции из нового тренинга "Лекции iod_wkb_8.2_rus", к нему тренинг "Новый вариант лабораторных iod_lab_wkb_rus",
и еще пара слов (довольно таки существенные дополнения кстати, которых нехватает в лекциях) из документа "Expedition Enterprise Library Development Process Guide Release 7.9.3 Revision 1".
Есть еще какая-то инфа? или это все что есть?
И где можно скачать доки по хелпу? А то у меня все есть, кроме IOD.

Через пару недель возможно сделаю перевод версии тренинга io_designer_wkb_ee7.9.4

Буду с нетерпением ждать)
А можно где-то оригинал глянуть? Я с английским в нормальных отношениях)
Или распространять нельзя?

буржуи запретили этак лет семь назад

Лабы обновил.
Если найдете ошибки просьба сообщить.

1. Лаб C
Маршрут Библиотеки IOD (самая последняя)
IOD_Lib_Flow
Прямая Аннотация Изменения Назначения Пинов в Expedition PCB
"2. Запустите Export > Schematic and Symbols для передачи изменений в схему.
3. Выберите Discard в Display Checking PCB signals."
Почему Дискард? Это ведь уже финальный экспорт и мы аннотируем в псб с изменениями. И видимо здесь уже нужны будут присвоенные пины с питанием, так как по логике вещей следующим пунктом будет разводка.


2. Та же лаба. При попытке экспорта вылазит ошибка (рис).
Во вкладке unassigned пусто, в полном списке сигналов шины ALUOUT и остальных из ошибки не было вообще. Может они куда-то спрятались?
Этой же ALUOUT не было и в демонстративной лабе 4 (пример 5).

1. Земля\питание в любом случае в PDB попадут Нажмите для просмотра прикрепленного файла
2. У меня все нормально. Нажмите для просмотра прикрепленного файла

Проверьте, пожалуйста у себя такую вещь еще.
Лаба 7 Создание Символов, Экспорт в Библиотеку и размещение на Схеме
Генерирую, ставлю все символы, пытаюсь упаковать...
Ошибки (2 шт. одинаковые)
ERROR: Block optimizing_board!$1I458, Page 1, Symbol $1I1:
The required symbol is not in the Parts DataBase.
This is a input symbol
with a reference designator U1
plus a (null) Part label and a (null) Part name
using Part number controller.

(то есть это символы, которые уже были в лабе.)
Проверяю в проектах ИОД и ДхД директории к библиотекам (нельзя недооценивать предсказуемость тупизны), все на месте, открываю библиотеку и вижу, что действительно нет в ней символов с названиями input.1 и output.1. (рис.)
Это у меня какие-то битые файлы с мегратека пришли?

Здесь есть в схеме несоответствие данных в компоненте Controller (первая FPGA). Можно например активизировать Controller в IOD, изменить маршрут в свойствах проекта на Schematic_Export и Write_to_Local_PDB, сделать Export>Schematic_&_Symbols чтобы в DxD перегенерилась схема и компонент.
Т.е. менторовцы переделывая тренинг не заметили некоторые несоответствия, а именно, в ЦБ лежит компонент Controller использующий совсем другое разбиение на символы, нежели чем в текущем проекте IOD. Трогать саму ЦБ, т.е. удалить компонент Controller и перегенерировать заново нельзя т.к. возможно он используется в другой лабе. Поэтому я и предложил самое простое решение проблемы. Естественно в рабочем проекте лучше использовать какой-то один из маршрутов работы, а не смесь как здесь.

Там кстати и еще одна ошибка обнаружилась при выполнении лабы - забыли что надо написать Cell name : FPGA:FF1152 в настройке database.

да, я тоже об это споткнулась, там был селл какого-то разъема вообще...
но это не настолько смертельно.
Спасибо большое за подсказку, получилось.

Обновил лекции.
Кстати поменялась концепция работы - теперь основной маршрут Обновление схемы, а не Генерирование схемы.

Похожая на ситуацию с лабой 7 - Лаба 10. Распутывание Цепей и Запуск Schematic Update.
Символы для imageproc отсутствуют в библиотеке. Соответственно ошибки при прямой аннотации и упаковке.
Чтобы не допустить таких ошибок нужно после операции (или до, вроде как неважно) Unravel записать символы с компонентами
Export - Symbols and parts to central library
а уже потом Schematic Update for all Components.

Добрый день.
IODesigner 7.9.3.
Связь IODesigner-DXDesigner через центральную библиотеку.

После обратной аннотации из Expedition IODesigner не видит большое количество цепей, хотя аннотация прямая и обратная проходят без единых ошибок.
Какие параметры IODesigner или самих компонентов могут повлиять на это?

Фильтр по цепям, или другая сторона выбрана. Иногда помогает переключится со стороны Bottom на Top или Both view в окне Device.
Сейчас смоделировать такое же некогда.

Помогло переключение визуализации на both sides view. Спасибо.

приветствую. осваиваю иод, вроде бы поддаётся, но сегодня споткнулся.

1. на схеме 2 плиса. синхронизировал с иодом, всё пучком. понадобилось сделать изменения, добавить пару сигналов, всё сделал. однако при попытке передать изменения в схему, возникает ошибка в синхронизаторе. в аутпут читаю:
что меня в ступор вводит, так это то, что когда я синхронизирую вторую плису, пишет то же самое, только без ошибки и светофор загорается зелёным:
что это за No object, поясните пожалуйста! я так понимаю, у меня в проекте чего-то нехватает?

2. При апдейте символов столкнулся с проблемой наложения пинов друг на друга. касается только pcb-символов. апдейт проходит, но при передаче изменений в синхронизаторе возникает ошибка: файнд симбол пинс оверлаппинг. я решил эту проблему, простым перетаскиванием пинов на символе в эдиторе, но правильно ли так делать? не возникнет ли проблемы на этапе упаковки??

вообще надо более подробно описать
1.какая ветка проектирования
2.работа через локальную библиотеку или ЦБ
3.как передавали изменения в схему (кажется тут собака зарыта !!!!)
4.и т.д. и т.п.

да и картинки не помешают

Frederic, Вы меня извините, я начинающий разводила в Менторе, изучающий его по докам от производителя, сленг не очень понимаю. что подразумевается под "веткой проектирования"??
работаю через локалку, в ЦБ символику плисов не передаю.
передаю изменения в схему через Synchronization Wizard предварительно проапдейтив символы и сохранив датабейсы. тут дело не в самих символах, как я понял: изменённые символы экспортировал по одиночке посредством export current symbol -- они успешно передаются в схему, однако трафиклайт всё так же мигает жёлтым. вообще, возможна ли детализация конфликта IOD - DxD ??
про картинки не ясно, чем они могут помочь, там две таблицы и окошко с уведомлением, что в одном случае
и в другом.

Как я написал выше, мне удалось проэкспортировать символы в схему, поштучно, так сказать. В схеме сделал нужные соединения, прописал свойства, после чего импортировал схему в иод. синхронизировалось и вот сейчас сижу такой как СЫЧЬ, и думаю: а как же теперь работать-то ??
главное, что ещё пару дней назад всё живо переназначалось\апдейтилось\синхронизировалось в обе стороны без букса, и вот споткнулся!

вообще изменения передаются в DxD через Export/Schematic_and_Symbols, а не через светофоры синхронизации

в http://electronix.ru/forum/index.php?showtopic=67345 мною был описан один из способов работы, но только для работы с использованием функционального символа

а вообще выложил бы проект

Frederic, спасибо Вам, что делитесь опытом с молодежью!

проект, к сожалению, выложить не могу.

можно как угодно, они одну и ту же команду выполняют в консоли.

ошибку обхожу импортом схемы в иод, как уже выше писал. сейчас решил не заморачиваться на этом, сперва завершить всё в DxD, а там дальше буду разбираться. так что, возможно, тему ещё подниму.

спасибо!

Доброго времени суток!
Подскажите пожалуйста, как лучше подключить на один сигнал сигналы с разными типами, например VCCAUX и VCCO (один из банков)
Пробовал Types compatibility, вручную он разрешает назначить, но потом, если изменить сигналы в каком-нибудь банке (например с 3,3В на 2,5) VCCAUX сбрасывается.
Пробовал в Settings > PCB Signals Generation автоматическое переименовывание VCCAUX, но там добавляется 0 на конце. Или мб это легче сделать в DxDesigner?
Кто как решает эту проблему?

Доброго времени суток!
Подскажите, пожалуйста, где можно найти обновления для FPGA микросхем для IOD?
Появилась микросхема, которую разработчики хотят использовать, а ее в списке девайсов нету... Может появилась какая-то новая "база" для обновлений FPGA библиотек?

ArriaV
5AGXMA3D4F27C5

Max 10
10MO4DAU32UC8G


может у кого-то они есть... Спасибо большое заранее. Жду чуда.

Нажмите для просмотра прикрепленного файла

что нужно сделать, чтобы базы обновлялись?

Выдает ошибку, что не может загрузить обновления. в логе пишет:

Current version of I/O Designer IOD9.5
Current version of library 095_000_000_000
Using server http://C:\Users\CAD\iod_upd...092;update.xml/
Downloading manifest file
Warning: Could not download manifest file :
Warning:
Using server http://supportnet.mentor.com/productupdate...9.5/update.xml/
Downloading manifest file http://supportnet.mentor.com/productupdate...D9.5/update.xml
Manifest file : http://supportnet.mentor.com/productupdate...D9.5/update.xml was downloaded successfully to path C:\Users\CAD\iod_updates\update.xml
Loading manifest file C:\Users\CAD\iod_updates\update.xml

В настройках стоит автоматическое скачивание и установка обновлений.

Проверьте есть ли файл C:\Users\CAD\iod_updates\update.xml на компе. Скорее всего опять проблема с русскими виндами.
Самый простой вариант решения это просто скачать последний update для ЕЕ и инсталлировать, соответственно обновится IOD и его библиотеки.

Файл есть)
А где можно взять обновления? Или это последний Xpedition нужен?

Зайти на supportnet.mentor.com и скачать update под соответствующий релиз (если вы конечно на поддержке )

Access Denied

Аналогичный вопрос. Где можно взять XQR5VFX130 (Xilinx Virtex-5QV)?
При обновлении в логе пишет:

Содержимое update.xml


P.S. Получилось вручную обновить библиотеку до версии 095000002028 (видимо последней на данный момент), к сожалению семейство Virtex-5QV там отсутствует...

Семейство Xilinx Virtex UltraScale также практически полностью отсутствует, есть только vu190 и vu440. А необходим vu095es1 (ffva1760)...
Есть ли способ добавить/создать?

Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла

Спасибо за ответ, но я не понимаю что я делаю не так. Стоит EE2007.9.5 cо всеми(?) апдейтами (11, 15, 20, 23, 28, 30, 32) и обновлением базы IODesigner до 095000002030 и у меня:
Нажмите для просмотра прикрепленного файла
Будет сильно большой наглостью попросить вас выложить архив с содержимым \MentorGraphics\7.9.5EE\SDD_HOME\IODesigner\library\?

P.S. А насчёт virtex5-qv вопрос открыт, qvirtex5 конечно есть, и там есть xq5vfx130t-ef1738, но это немного другой кристалл в немного другом корпусе, нужен xqr5vfx130-cn1752

Всё, разобрался. Необходимо поставить X-ENTP VX.1

Возможно ли в IOD как-то переименовывать символы уже после того как они сгенерированы?

UPD
Отвечаю сам себе: возможно. В окошке Properties которое по умолчанию слева вверху, а я всё искал где-то в окошке Symbol.

В последней, как я понимаю, на данный момент версии библиотеки (098000000004) отсутствует серийный VirtexUS vu095_ffvb1760, впрочем как и vu080_ffvb1760, ku095_ffvb1760. Короче говоря есть ffva1760, ffvb1517, ffvc1517 и др., но нет ревизии ffvb1760. Стоит ли ожидать появления?

Нажмите для просмотра прикрепленного файла

Добрый день.
Возникли вопросы по использованию IOD и Altera.

1. CLOCK сигналы. У Altera есть CLK и DCLK.
Сигналы с контактов CLK-типа, можно завести на PLL. Сигналы с контактов DCLK-типа завести на PLL не возможно. Но и те и другие сигналы можно завести на глобальные тактовые цепи внутри ПЛИС.
В IOD контакты обеих типов (для Cyclone IV E) указаны как CLOCK. В проекте есть несколько сигналов которые заведены на вход CLOCK, но не всем необходима возможность заведения сигналов на PLL.
После SWAP'a сигналов и автоматических unravel сигнал с входа CLK попал на DCLK, при проверке глазами я это упустил. Теперь, в уже сделанной плате, я не могу (без перепайки и проводочков) завести основной сигнал на PLL.

Вопрос как можно защитится от этого в будущем, задавая параметры сигнала в IOD, но с вожностью разрешить делать SWAP в случае необходимости между сигналами CLK, но с запретом на DCLK?

2. У Altera есть сигналы GND с типом сигнала GND и GNDAALT с типом сигнала AnalogGND.
Можно ли их объединить в одну цепь GND, так чтобы при обновлении схемы из IOD контакты GNDAALT автоматически не отрывались от цепи GND и не назначались на цепь GNDAALT? Снятие галочки в установках проекта "Автоматического подсоединения оставшихся контактов к цепямь PCB" не помогает.
Назначение сигнала GND на контакты GNDAALT так же не помогает.

И попутный вопрос по Xilinx. Для некоторых неиспользуемых контактов Xilinx рекомендует подсоединять их к цепи GND, например для гигабитных приемопередатчиков: "• If a receiver is not used, connect the associated pin pair to ground." Просто взять и назначить эти контаткы на цепь GND в IOD не получается. Приходится доделывать руками, но если в схему вносятся обновления, то эти цепи снова ставноятся неподключенными к цепи GND.
Существует ли способ задания неиспользуемости контакта и подсоединения его на цепь GND? "Резисторы + имя цепи" использовать не хочу.

Со шрифтами в IOPT никто не разбирался? В DxDesigner стоит шрифт 0.2 дюйма, толщина рамки 5, при forward с IOPT шрифт на signal name становится 0.12, а рамка 1!

Выложите примерчик, чтобы точно воспроизвести вашу ситуацию и не тратить лишнее время.

маршрут xDxD VX1.2

картинка из xDxD
для зрительного восприятия изменил название цепей на G2 и B1 и шрифт для В1 в соответстиве с видимым размером PinNumber вывода банка
как видим при генерации символов в IOD получаем очень мелький шрифт PinNumber

изменения в IOD Settings/Appearance/DivaceWindow не помагает
больше не нашел где можно изменить шрифт

да, работаю в локальных символах
корректировать символы как то лень

какое есть решение ?

Вообще написано что размер отображения Pin Number в IOD зависит от текущих настроек DxD.
Пришли тестовый проект для пробы.

Ага, только их там нет. В VX2 добавили.

вопрос по файлу vhd (так сказать второй сезон, первый был в 2009г. )
в тренингах имеется файлик imageproc.vhd
в IOD сделал импорт, появились сигналы, но нет привязки к пинам плис как ожидал
хотя откуда им взятся, если их нет в файле

господа выложите пожалуйста файлы которые вы импортируете в IOD

Дык vhdl вроде как только логику описывает, а не физику. Подразумевается что его используют на начальном этапе, когда еще нет привязки пинов, чтобы не вводить вручную имена сигналов, а взять их от разработчика ПЛИС. Ведь у него процесс выглядит так:
- написал vhdl без привязки к конкретной плис
- произвел синтез в конкретную плис, вот на этом этапе уже и получится привязка к пинам и можно получить fpga-exchange или pin-report файлы с распиновкой, которые и можно прочитать в IOD.