Цитата(zltigo @ Apr 20 2010, 21:27)

Не первый раз несете эту и не только эту ахинею

. Я даже не поленюсь сделать copy-paste из ADSP-218x DSP Hardware Referencel
Код
Interrupt Latency
For the timer, IRQx, and SPORT interrupts, latency is at least three full
cycles from the time when an interrupt occurs to the time when the first
instruction of the service routine is executed. This latency is shown in
Figure3-2. Two cycles are required to synchronize the interrupt inter-
nally, assuming that setup and hold times are met (for the IRQx input
pins).
Итого не менее 3x, до 4x тактов, но там дальше и дополнение есть:
Код
Since interrupts are only serviced on instruction boundaries, before execu-
tion continues, the instruction(s) executed during these two cycles must
be fully completed, including any extra cycles inserted due to Bus
Request/Bus Grant or memory wait states.
Посему и более 4x тактов. Финиш.
И чего Вы такой нервный?
Ну ошибся я, это ( один такт латентности ) для более ранних моделей.
"For the timer interrupt of the ADSP-2101, ADSP-2105, ADSP-2115, ADSP-2111 and
ADSP-21msp50 processors the latency from when the interrupt occurs to when the first
instructions of the service routine is executed is only one cycle"
На картинке - первая команда обработчика ( которая не обязательно команда пернехода )
выполняется через цикл после того цикла, в котором обнуляется таймер.
Для асинхронных прерываний написано так, как Вы процитировали.
Но на рисунке первая комманда обработчика выполняется через два цикла после того цикла,
в котором обнуляется значение на входном пине.
Почему в ADSP-2181 для таймера вместо одного цикла три - для меня загадка.
Может в описании ошибка?
И тогда получается, что ахинею несете Вы...
Цитата(SasaVitebsk @ Apr 20 2010, 22:32)

А можно узнать что не устарело?
А я считаю, что RISС архитектура очень удачная. И плата за упрощение - достойная, а результат упрощения (скорость) оправдывается. В данном случае я не про cortex, а вообще.
Что для контроллеров не устарело?
На мой взгляд - идеальным контроллером был ADSP-2XXX от ADI.
Предельно малая латентность прерываний, переходы по значению на внешнем пине, комманды изменения значения на внешнем
пине, не использующие регистры, циклы с нулевой затратой на обслуживание. А самое для меня вкусное - программная пересылка
слова на внешних пинах в циклический буфер в ОЗО со скоростью один такт на слово.
А в RISC - в именно удача? То, что они сейчас по скорости в три раза меньше CISC?
Или в том, что все контроллерные операции в них требует от двух до трех комманд?
Единственное достоинство RISC на текущий момент - чипы дешевые.
Цитата(SasaVitebsk @ Apr 20 2010, 22:32)

Да и длинные обработчики - тоже имеют право на существование. Давайте исходить из того, что подходов к решению разных задач может быть много. Иначе надо объявить всех, кто продумал приоритеты, разработал и использует - идиотами. Но это большая группа людей. Как минимум надо задуматься об этом.
Конечно имеют. Но не за счет того, что при этом нереализуемы короткие обработчики с малой латентностью.
А вот при чем тут приоритеты - мне не понятно.
Цитата(SBE @ Apr 21 2010, 03:43)

Можно погадать, что полагали, что совсем без РОН в RISС архитектуре в обработчике делать нечего, хоть что-то надо пушить.
Меня в свое время заинтересовало, чего путного может сделать обработчик прерываний в кортексе не портя
регистров. Нашел! Вывести процессор из ожидания прерывания. Или даже этого не может?
А если серьезно - можно один и ли пару регистров зарезервировать и держать в них нужные для обработчиков адреса.