Еще момент: грамотные разработчики больших систем в то время применяли двухфазную синхронизацию неперекрывающимися импульсами для преодоления проблем рассинхронизации однофазной системы в большом (на несколько шкафов, а то и залов) железе.
При этом синхронизацию можно было делать (и нередко делали) не по фронту, а по уровню.
Плюс еще использовали экзотику типа памяти на динамических последовательных регистрах (в которых информация бегала по кругу из потенциальных ям между электродами двух, трех или четырех фаз такта).
Вот такую штуку напрямую переложить на ПЛИС, в которых все триггеры заточены под фронты такта, практически невозможно, разве что два клока завести или работать по разным фронтам одного.

в макс плюс сильно озадачивает создание модулей, когда хочешь изменить его добавив ввод вывод то неудобно других неприятностей не помню давно это было

в квартусе не радует одноразовый поиск и не возможность обратной анотации (может конечно что то не знаю) добавить ноги в модуле можно только из свойств модуля.
ну с сигналами есть некоторая проблема но в общем почти идеальная среда
версия 6 имулирует полный бред - по этому пользуюсь 5,2


вспомнил что у ксайлинкса хорошо - блочное комментирование по правой кнопке



на 4 вёртексе не работает

действительно чаще всего проще разработать свою железяку чем разбираться с чужой

Разработчики схемы на рассыпной 74х создавали её, учитывая возможности 74х, т.е. многие функции реализовывались сообразно имеющейся элементной (корпусной) базе. Соответствеенно прямое копирование, само по себе, заведомо неверно.
Это как, будучи пилотом самолёта, лететь только над автотрассами (а не напрямую) и пытаться соблюсти значки (60), (stop) и т.п.
Первое с чем Вы столкнётесь - будут гонки фронтов и пиков, которых просто не было в рассыпной версии из-зи малой скорости каскадов и/или фильтрующих свойств проводников.
Второе, чем Ваш "самолёт" отличается от колонны "фур", это минимизация логики как функциональная, так и структурная. И если когда-то последовательное включение чётного числа инверторов применялось для задержки и фильтрации сигнала, то в вашем случае система не поймёт такой "нерациональсти" (зачем оно надо, если по таблице состояний вход и выход одинаковы и ничем больше не тактируются?) и просто сделает прямую передачу сигнала.
Даже этих двух пунктов хватит, чтобы абсолютно идентично нарисованные схемы работали совершенно по-разному.

Чё тут гадать-то?
Взяли да и кинули схему (лучше структурную), тогда людям виднее будет, что лучше и как.
(Если конечно не военная тайна)
А насчёт темы - что лучше - это вопрос типа:
что лучше - си или паскаль
билдер или делфи
AVR/PIC/MSP////
Win/Lin

+1

причём ещё имеет место быть глупые включения непонятно как соединённых элементов - которое делалось исходя из того, что эти элементы просто есть - остались от других участков схемы.

наверное самый правильный подход это нарисовать структурную схему
разбить на функциональные модули
продумать их стыковку
и переписать всё исходя из собственных представлений о работе устройства.

тем более, что изменить алгоритм, ежли что, несравненно проще, чем во времена 74ххх

Xilinx начал сам писать свои ISE, когда они что-то не поделили с альдеком (наверное бабло).

похоже действительно схемному вводу
приходит пи....
неужели ни одного положительного
результата.
ах да еще господин резидент не высказался.
схема на бумаге, вечером выложу.

Вы ещё этого не поняли?

Немного дополню....
Вообще-то будет, для СoolRunner II например.
Там есть "Dual Edge Triggered D Flip-Flop"

Схемы здесь

Вот еще схемы

Может я чего-то не понимаю, но выложенные схемы достаточно функциональны. Я бы попробовал описать в коде

Omen_13
Я бы даже сказал "просится" переложиться на код.
wganzand
Посоветовал разработать подробный testbench (то есть временные диаграммы) и описать приведённые на схемах узлы на HDL. Стиль схем, imho, «заточен» род элементную базу (семейство). Проще, быстрее и эффективней реализовать на HDL.

Здравствуйте, ASN!
Сколько, примерно, займет времени?

Я взял бы неделю (это с большой перестраховкой) на код.

если рисуя в плис ие7 оставить брошенным вход -1 по моему работать не будет

Схемный ввод уже обсуждали здесь
Там ссылки не совсем правильные
http://electronix.ru/forum/index.php?showtopic=305
http://electronix.ru/forum/index.php?showtopic=625
http://electronix.ru/forum/index.php?showtopic=915

Заголовок темы altera или xilinx или ..., что предпочтительней
Может где-то помогли автору, а может еще больше вопросов добавили….

Но у меня еще один аспект в связи с заголовком.
В Quartus есть акселератор функций C2H (C-code to Hardware) для софт-процессоров NiosII. Давно не работал с ISE, так как перешел на Quartus, так вот вопрос такой, есть ли в ISE аналогичный акселератор для Xilinx софт-процессоров?

Не много внимания уделяет xilinx этому направлению, да и не особо оно нужное, по крайней мере пока.

http://www.impulse-support.com/xilinx/

я очень благодарен всем участникам
форума данной темы.
я очень рад что дискусия развивается
в разных направлениях тем самым
открывает проблемы которые в дальнейшем
необходимо будет решать.

Кстати, в тему реализации асинхронных счетчиков на CPLD. Коллега намедни реализовывал 155ИЕ2 и 155ИЕ2 в XC95144XL. Про максимальную полученную частоту счета я пока не в курсе, но сами счетчики работают. Работа эта не для удовлетворения любопытства делается, а в рамках проекта по модернизации стендов для лабораторных работ курса изучения логических схем в одном из местных университетов.

там потом такое начинается - кто работал с есл - поймёт
счётчики продолжают делить только на другой коэффициент