есть ел. схема которая состоит из двух частей
первая содержит логику 155 серии ЛА 1 ЛА 3 ТМ 2 ИЕ 2 ИЕ 6
около 30 корпусов.
вторая содержит аналоговую часть ОУ 553 УД 140 УД и
компараторы 554 СА 3
12 корпусов. max частота 8 Мгц.
подскажите пожалуста какие ПЛИС проще и лучше изпользовать
для данной схемы.
сколько примерно времени потребуется.

30 корпусов логики - скорее всего войдет в младшие/средние Altera MaxII, если внешних выводов не очень много и не требуется обязательно 5В по выходу (3.3).
Аналоговая часть - или просто перевести на современные сдвоенные-счетверенные чипы, или поставить программируемый аналоговый чип, или заказать БМК, аналоговые недороги..

Питание какое предполагается? Обязательно 5В? Сколько входов/выходов/связей цифровой части с остальными? Точнее можно узнать сколько счетчиков и триггеров в схеме? Остальная логика мало интересует, т.к. по количеству триггеров можно прикинуть требуемый кристалл.
Если в схеме не используется каких-либо "хитровыделанных" включений логики, то перенести вашу схему (не переписывая ее на каком-либо языке описания, а в схемотехническом редакторе, 1:1 как на электрической принципиальной схеме) в подходящий кристалл CPLD за день можно.

Это только цифра, аналог есть еще. Больше 8 триггеров на корпус в стандартной россыпи (не ОЗУ) не было, 8х30 = 240, т.е. чипа на 256 (288) триггеров на "цифру" заведомо должно хватить.

Во-первых, вопросы были заданы не вам, а автору топика. Во-вторых, сколько триггеров в ТМ2 и счетчиках ИЕ2, ИЕ6 я примерно себе представляю. В-третьих, CPLD, содержащая 288 триггеров (макроячеек) будет как минимум на порядок дороже этой горсти простейшей логики. И если у вопрошающего не стоит цели "миниатюризация любой ценой", то ваша цифра его только смутит и отпугнет. Так что не нужно домыслов и 'среднепотолочных' расчетов Давайте подождем ответов автора.

большое спасибо всем за ответы.
питание 5 в.
входов 8
выходов 6
связь логики с аналогом 12 вх/вых
ТМ 2 10
ИЕ 2 8
ИЕ 6 6

я работаю с обоими

схемотехнический редактор xilinx настолько отстойный и вообще среда ISE на столько кривая, встроенный симулятор тормозит и вылетает (придётся осваивать ещё и моделсим) так что для проектирования простых вещей я бы тоже посоветовал альтеру.

согласен, альтера проще, хотя есть и варианты пользовать вместо ISE альтернативу какую нибудь, скажем - Altium Designer (глюки тут наблюдаются до сих пор, вроде - ИМХО слишком обширная эта задача для одной компании сделать софт для всего производственного цикла ), или софт Mentor Graphics. Возможно а альтернативном софте и не будет никакой разницы чем пользоваться - Альтерой или Зайлинксом, или еще какими ПЛИСами.

Поддерживаю, для начинающих, да еще в схемном редакторе, и с моделированием - лучше стартовать с Альтеры.
Для продвинутых разницы нет, кое-что лучше в одном и наоборот. В последних версиях обоих фирм наблюдается сближение, видимо, копирую один у другого лучшее.

Не согласен с кривостью ISE. Обоснуйте, что там криво?
Работал и с MAX+PLUS II и с Quartusom и с ISE.
Так вот, по моему мнению MAX+PLUS II был самым дружелюбным.
А мне лично ISE намного удобнее Quartus.

P/S/
Схемным вводом не пользуюсь вообще)

76 триггеров, самой медленной EPM3128-10 в корпусе TQ100 хватит. В розницу она около 250 рублей, оптом можно купить вдвое дешевле. из Xilinx - 95144. Более современное семейство - Altera EPM240 (240 триггеров, меньше нету) - стоит в терраэлектронике 150р в розницу.

Ну не знаю, я работал в Xilinx Foundation - очень был доволен.
И симулятор нормальный.
И пакует хорошо.
С альтерами не работал, не разрешали их в военной технике применять.

PS. Вообще, триггеров порядочно, может, лучше простенький FPGA приделать?
Как по ценам?

Ага, а про питание 5В вы видимо пропустили? Тогда уж нужно что-то типа EPM7128STC100-15 от Altera, либо XC95144-15TQ100C от Xilinx. Конечно если бы можно было перейти на 3.3В питание (хотя бы только для логики), то там и цены на CPLD меньше, (хотя цены Altera и Xilinx также сравнимые) и с покупкой гораздо проще.
Со схемотехническим вводом в MAX Plus я не работал, а в Xilinx Foundation особых проблем с ним нету. Все просто и понятно, осваивается буквально за день-два.

По входам все эти ПЛИС (EPM3128, 95XL144, EPM240) 5V-compatible. У серии 155 лог. 1 - от 2.4В (реально 3.4...3.6В), поэтому питание 3.3 вполне годится (откуда этот номинал в свое время и взялся). Сделать же 3.3 из 5 проблем не представляет.

p.s. кто-то говорил про "минимум на порядок дороже". Просто для справки - в розницу россыпь 74 серии стоит от 5 руб за корпус, 30 корпусов - 150 руб. Те же самые деньги, что за EPM240, не считая гораздо бОльшего энергопотребления и площади платы в россыпном варианте (а это - тоже деньги). Т.е. вариант на ПЛИС в итоге дешевле. Поэтому-то россыпь и умерла, многие чипы серий 74ххх даже с производства сняли или по крайней мере не повторяют в новых сериях.

В Foundation версии до 4.2 был другой схемный редактор, основой которого была среда разработанная Aldec ( http://www.aldec.com/index.asp ). При переходе к ISE Xilinx видимо отказался от услуг Aldec и сделал свой страшных схемный редактор в рассчете (видимо) на то, что все будут пользоваться HDL-языками при разработке своих проектов. Но Aldec продолжил развитие своей среды разработки и если кому-то нужно использовать FPGA/CPLD фирмы Xilinx и вести разработку в схемном редакторе, то вполне можно воспользоваться средой фирмы Aldec Active-HDL ( http://www.aldec.com/products/active%2Dhdl/ ) используя при это для трансляции проектов средства ISE.

Дык я этот же вариант и предложил выше, как более оптимальный. Но мы же не знаем всех нюансов и если требуется строго 5В логика, тогда мои варианты более точно соответствуют тех.заданию. 5V-tolerance вообще-то для входов и выходов с Open-Drain указывается. А для нормального push-pull-ного выхода имеется ограничение на втекающий ток высокого уровня. Не факт, что там это ограничение никак себя не проявит. Все-таки у стандартной ТТЛ-логики входной вытекающий ток высокого уровня не такой уж и маленький.
Это для вашего первоначального варианта в 240 триггеров было написано.

всем благодарен за подробные ответы.
а как быть с аналоговой частью.
было предложение выполнить на БМК.
если можно по подробней по аналоговому
программированию.

EPM240 за 150 руб. как раз и имеет 240 триггеров. Времена меняются.


По программируемым аналоговым ИС - см., к примеру, Lattice ISPAC. Это вариант для небольшой серии. При серии больше 1000...5000 в год - экономически оправданно сделать БМК - это полузаказной кристалл, срок 2-3 мес, разработка от 200-400 тыс. руб, цена в партии зависит от тиража, типа корпуса и сложности тестирования при производстве (цена аналоговых ИС - в основном разработка, корпус и производственное тестирование кристаллов) собственно, пределы от 60 до 300 руб/корпус. Даже если комплектация на ПЛИС/БМК получится несколько дороже исходной, резкое сокращение работы по сборке и особенно наладке аналога в серии более чем окупают эту разницу. Особенно это важно именно для аналоговых узлов, контроль и проверка которых отнимает много времени даже у автомата, а брак по сегодняшним понятиям, пропускать к заказчику никак нельзя.

ага))) чтобы удалить секцию провода надо выбирать в меню что удалять весь или кусок

при нумерации номера пинов появляются неизвестно какие, и могут изменяться и обратно не переправишь - говорит что такой есть. это какаемо ise 7 версий

навигация по листу никакая - колесо не работает

в версиях с восьмёрки переход от работы к симуляции требует лишних операций

на конференции по ксайликс я задавал вопрос разработчикам, и понял, что скоро схемного ввода не будет вообще.

PS меня вводит в бешенство стыковка компонентов, когда вместо 2х линий на схемном редакторе я вынужден писать 20 строк текста. Не знаю как кому мне наглядней когда блоки соединяются проводами и когда видно что откуда и куда идёт не перелопачивая всё начиная с описания верхнего уровня.

Звиняйте что встреваю, так как ничего с FPGA не имел, но у меня много неясностей. Как я понимаю, Xilinx и Altera делают так называемые SRAM FPGA, то есть для хранения конфигурации нужна какая-нибудь энергонезависимая память. А кто-нибудь делает Flash FPGA? Как происходит конфигурация, нужен ли ещё какой-нибудь контроллер??

У Xilinx есть Spartan-3AN, кроме того есть еще Acter с семейством ProASIC.

на сколько я понимаю альтеровские MAX II это тоже FPGA типа младшего циклона без наворотов типа памяти и PLL.

чем не нравится загрузка с внешней пзу - пзу маленькая стоит если не оригинальная мало

Самая большая неприятность - враги могут прошивку слить.
Мы для отработки AT17 флешки ставили, а потом уже родную ПЗУ.
А про флешные слыхал, что у них прошивки иногда слетают

Понятно. Ещё не в тему(sorry). Есть так называемый "soft Nios" процессор, как с ним работать? То есть, для того чтобы с ним работать нужно его прежде загрузить в fpga, посредством внешнего контроллера и памяти.

ниос альтеры и микро-пикоблейз ксайлинкса и все остальные софт процессоры это обычная схема - ядро алу, командная машина, программый счётчик с минимальной переферией регистрами, может даже стеком и подключенными к нему блоками памяти из состава фпга. прелесть такого подхода в гибкости настройки необходимых функций и занятии оптимального количества ресурсов

при прошивке ячейки этой памяти конфигурируются как и всё остальное и процессор как и обычный процессор работает с ними как и с обычной памятью, подключенной к нему.

такой процессор можно слепить и самому - причём любой разрядности, что по адресам, что и по данным - основная проблема то, что как в институтской лабораторке, придётся переводить программу, написанную на собственном языке в таблицу собственных - же кодов считываемых алу для исполнения

Не, это понятно. Я имею ввиду весь процесс стартапа. Как это происходит???

Нет, они флэшовые, им конфигурационная память не нужна.

я про то что подозреваю, что внутри фпга и флешь



так как обычно - по включению питания загружается конфигурация а дальше

волевой командой по всей плис её переводят из режима конфигурирования в режим работы и в соответствии с глобальным клоком всё стартует с начальных условий

(если используестся принудительный сброс то модуль сброса воздействуя на ядро обнуляет регистры и прогграммный счётчик) если нет и достаточно начальной установки в 0 программный счётчик делает первый шаг и с этого момента программа начинает выполняться.

http://www.altera.ru/cgi-bin/price/price цены альтера

воо..., а вот здесь "please" поподробнее!!! Как?

Другие варианты (типа EEPROM) очень стремные или фантастические.
Автору могу посоветовать (Xilinx) XCR3128-12, если на 3.3 В. Потребление будет под 0.
ISE для схематики кривоват, но при минимальной настойчивости тоже вариант. Лучше освоить верилог, он очень прост (если Вы чуть-чуть знаете С).

есть как бы 2 основных вида загрузки активная и пассивная - а именно кто является инициатором процесса загрузки

они могут также подразделяться на параллельную - шина 8 бит и последовательную по 1 линии

8бит ускоряет загрузку

какой тип загрузки задаётся перемычками

активная - в плис есть модуль который заведует загрузкой - он стартует и первым делом запрашивает у пзу код производителя

если совместим код загрузка продолжается по интерфейсу SPI чтение бит за битом - перенос в память конфигурации плис там есть контрольная сумма которая должна также совпасть

затем контроллер останавливает клок на пзу и переводит плис в режим работы

если не загрузился с первого раза дёргается до тех пор пока не загрузится


пассивная - пзу сама формирует сигналы которые управляют контроллером загрузки в том числе и переводит контроллер в режим конфигурации а по окончанию в режим работы - на счёт контрольной суммы честно не помню, но она должна быть обязательно




продвинутые микросхемы имеют возможность хранить данные в сжатом виде и распаковывать их внутри при конфигурировании

а также для защиты может быть использован аппаратный код ключ, который не позволяет использовать данные считанные из пзу для тиражирования



при освоении языка (кроме AHDL) всегда следует помнить что то что позволяет язык не всегда позволяет кристалл

например для языка не является преградой такая конструкция

test_prs : process( f_clk_s ) is
begin
if (f_clk_s'event and f_clk_s = '1' ) or (f_clk_s'event and f_clk_s = '0' )
then
test_cnt <= test_cnt + 1;
end if;
end process test_prs;



но на кристалле она работать не будет

Спасибо rv3dll(lex) +1 , даже мне понятно стало

уважаемый rv3dll(lex).
вы дали плохую отценку Xilinx Foundation.
а что вы скажете о max plus или других продуктах
о которых вы слышали или с которыми работали.

Вообще-то он про ISE Foundation писал раз 7 версию помянул, а не про Xilinx Foundation, который на 4.2 вроде закончился. Для проектирования CPLD XC9500/9500XL/VX и Xilinx Foundation даже 3-й версии сгодится, у него Aldec-овская рисовалка в схемотехническом вводе.

вы правы допустил не точность.
можно по подробней.
сколько всего рисовалок и
какая из них лучше.

Какая лучше судить не могу. Квартусом или МаксПлюсом не пользовался. Когда-то пробовал в теперь уже старой версии ISE Foundation 6.2 схемотехнический ввод - не понравилось (по сравнению с Aldec-овской из Xilinx Foundation 3.3i). Поскольку с FPGA работать не приходилось, то для проектов на CPLD я Xilinx Foundation 3.3i и 4.2i до сих пор пользуюсь. За некоторыми исключениями особых претензий к схемотехническому вводу (рисовалке схем) нет, вполне удобно. Сайт разработчика (фирма Aldec) посетите, там по-моему демо скачать можно и картинки имеются.

в книге Б.В. СТЕШЕНКО прочитал. цитирую.
разработка проекта ускоряется за счет имеющихся стандартных логических функций, в том числе примитивов, мегафункций,
библиотеки параметризированных модулей и макрофункций устаревшего типа микросхем 74 серии. крайне вредно использовать устаревшие библиотеки и переносить на ПЛИС схемотехнику стандартных ТТЛ серий.
что имел введу автор. поясните пожалуста.

Схемный модуль типа 74ххх это не столько логическая функция, сколько блок, уже описанный при изготовлении библиотеки. Там могут быть некие сущности, присутствующие в 74ххх, но не нужные вам. Синтезатор может удалить их, а может и нет. Кое-что принципиально реализовано по другому.
Например, синхронный счоччик реализуется не как известная цепочка JK триггерков, а как сумматор, где регистры - лишь выходные защёлки.
Т.е. если вы нарисуете схему из кирпичей, она может оказаться менее оптимальной и скоростной, если бы вы просто сказали, что вам нужно. Бо в первом случае синтезатор должен будет восстановить логику работы из описания с гораздо бОльшей избыточностью информации. А как он восстановит - ХЗ.

иными словами можно сказать что оптимально
использовать текстовый редактор а не
графический.
то есть использовать VERILOG или VHDL

Не согласен. Лучше использовать мегафункции, и не трогать эмуляцию 74. А через рисовалку это будет проделано или руками - без разницы, имхо. Примитивы и мегафункции те же самые.

вы считаете что господин СТЕШЕНКО не прав.
или я вас не понял.

Стешенко прав, потому как знает, что редко кто сможет в среде разработки грамотно реализовать проект на прмитивах 74 серии.
На самом деле нет проблем на чем, старом или новом.
Например в первых альтеровских пакетах был только графический редактор с этими библиотеками.
Функционально 74 примитивы пакета идентичны микресхемам средней степени интеграции.
Но по реализации как было замечено отличаются от оригинала, привязаны к возможностям пакета.
Сейчас о 74 серии мможно забыть. Да вот книга Стешенко 8 летней давности не дает.
Берите Quartus Альтеры. И вперед (верилог или vhdl)




так ведь у Xilinx есть кристаллы, где это (по обоим фронтам) должно работать.
Они вроде бы этим гордятся.

wganzand, я не утверждал, что схемотехнической ввод лучше или хуже. Я лишь выразил вам свое мнение, что если для вас главным является быстрый перенос имеющейся электрической принципиальной схемы в ПЛИС, то быстрее это будет сделать с помощью схемотехнического редактора. Если же вам можно потратить время на изучение языков HDL и освоение продуктов для симуляции результата компиляции, то почему бы и нет. Пользуйтесь ими. Я не против

уважаемый rezident я вас понял.
если хочеш быстро то пользуйся схемным вводом.

В HDL, на самом деле, быстрее. Ессно, если не надо тратить время на его освоение.

уважаемый sazh .
я так пологаю что на предприятиях в россии
подавляющее большинство оборудования
старого типа то есть выполненного на 74 серии
и по этому забыть 74 серию нам не придется
в ближайшее время.
вопрос. представте оборудование выполненное
на 74 серии количество корпусов 250.
как для вас проще и легче реолизовать проект.
вы будете испльзовать схемный ввод или текстовый.
поправте если я не прав.

Хоть и не sazh, но поправлю ;О)
Полюбому, вам надо будет понять логику работы "того самого" оборудования. Плюс, в схемотехнике тех времян вполне допускалась "доводка напильником" - резисторы-ёмкости, сунутые в некую волшебную точку.
Таким образом, если логика работы оборудования вам стала ясной, логичнее её описать словами. Бо может оказаться, что какой-либо наворочаный кусок схемы оказывается аналогом двух-трёх строк на HDL. А вы будете это самоотверженно вносить в схемном редакторе и наделаете кучу ошибок. ;О) Да и в документаццыи, в своё время, было правилом хорошего тона ТАКОГО наворотить, что мама-не-горюй.

Со всех сторон посыл не верен.
Технический. Пусть будет графика в 74 примитивах. Перенос в лоб на программируемую логику
возможен только лишь в случае использования одноклоковой синхронизации. Счетчики с последовательным переносом не катят. Например в 530 серии нет ие2, ие6. Тот кто работал с коммерцией должен будет перестраиваться.
Тех, кто еще может что то сделать на элементах средней степени интеграции на работу уже на такси надо возить.
Экономический.
Дешевле и быстрее в том же корпусе влоб узел повторить. А если знаете алгоритмы, то и на одном узле блок сделать.
Если это у Вас разовая работа, наймите профессионала.
За 100$ он Вам эти 30 элементов преобразует в качественный проект за 2 часа.
Если это у Вас навсегда, пробуйте сами.

sazh .
итак у нас 250 корпусов. 30=2 часа тогда 250=16.666 час.
за три рабочих смены проект будет готов.
мне это кажется не реальным.


mse.
1. понять логику оборудования.
это может растянуться на неопределенный срок.
2. точно описать каждый процесс. поиск новой формулы
нового алгоритма тоже займет время.
3. теперь все узлы и блоки состыковать.

соглашусь с вами по поводу не обасновано раздутых схем
того времени . но были и удачные проекты .
вот как раз и их собираються повторить на новой
элементной базе.

Тут дело в асинхронном стиле построения логики тех вренмен, которая трудно поддается портированию куда-либо, в том числе на FPGA. Проекты выполненные в таком стиле могут быть вполне успешными, но тупому портированию без понимания логики могут не поддаваться, поскольку задуманная там логика может работать правильно только при определенных соотношениях задержек на логических элементах. Даже если вам удастся "тупо" портировать такой проект, вы не сможете так же тупо проверить его симулятором, а значит не сможете гарантировать его надежную работу при влиянии разных факторов иначе чем изнурительными натурными испытаниями, которые вероятно дадут отрицательный результат, после чего пойдете по пунктам 1,2,3.