Сам возлагаю большие надежды, на этот проект, развитие видится в перспективе, поэтому и бодаюсь..
Пока что нашел 10.24 управляемые (выпаял с плат старых), посажу сигнал управления на землю получится неуправляемый ))))
Сейчас хочу проект сильно упростить, оставить только фреймеры и счетчики ошибок, все остальное в топку, чтоб компилилось быстрее, может в таком виде выложу где нибудь на обозрение.

ЗЫ
У большинства (у кого "работает") 8b10b кодирование используется и практически никто CRC не считает, код избыточный.. поэтому может проблем и не видят

Действительно так. Но crc считают. (Тут нет проблем). Может быть дело в организации фреймовой структуры. Присутствии в канале idle состояния


Точного соответствия рекомендациям. Наличие pecl генератора на pecl буфер fpga (Ведь Ваше согласование - это 3.3в pecl, а не lvds. Да и приемники передатчики тоже к pecl ближе.
В общем на 100 мГц с 8b10b работает даже на витой паре. (Сделано под оптику, но до нее еще не добрался).

8b10b круто, тут вопросов нет, у меня просто фрейм без избытка, как в STM1, нет у меня возможности (желания) отдадть дяде 20% канала, жаба душит.... Главный вопрос, как определить джиттер на выходе FPGA Altera????

Не знаю. У меня с pecl генератора на LVPECL FANOUT BUFFER. А с него один выход на fpga, другой на передатчик.

Моему (TI) де/сериалайзеру LVTTL нада т.е. 3.3v

А какая у Вас Altera? Судя по даташитам приемлимый джиттер гарантирует только Stratix (50 - 250 ps), да и то с использованием PLL и выводом частоты через ногу deicated clock output.

CyclonII пользую. Вот CommErr правда утверждает, что делить можно, у него работает, сомнения берут однако по поводу получаемого джиттера.

Проблема состоит в том, что исользованный оптотрансивер вовсе не годится для линейного кода со скремблированием. Тут нужно либо использовать трансивер для цифового ТВ, который выполняет стандарты/рекомендации SMPTE 259 M, RP-178, EG 34, либо применить код 8B/10B.
Вот что.

так что в итоге???вопрос к основателю темы - получилось добиться какого-нибудь результата?столкнулись с такой же проблемой....вот теперь думаем как ее решать...может поможет кто ?????

Добрый день! Извините, за запоздалый ответ, так обстоятельства сложились Битва была долгой, но в конечном итоге сейчас на руках имею работающее решение. Доработка проекта велась сразу по нескольким направлениям, перечислю все, что было сделано:
1) Использованы малошумящие генераторы ГК-155-П 6Б-10-10.24МГц (БМГ+)
2) Частота с выхода генератора подана через согласующие резисторы непосредственно на входы SN65LV1023ADB и SN65LV1224BDB и FPGA, была мысль поставить буфферный элемент нечто вроде IDT5V55, но не стал.
3) PCB переведена на 4 слоя.
4) согласование LVPECL <-> LVDS (согласование оптики с TI) выполнено преобразователем MAX9376EUB.
5) Для достижения автоматического вхождения в синхронизм данные подаваемые на сериалайзер предварительно скремблируются.
6) для анализа целостности данных в потоке применена процедура подсчета CRC.
Итог все работает, нареканий нет.

Поздравляю)