Использую PLL в CycloneII. При задании на входе inclk сигнала выше 10 МГц все хорошо, при задании сигнала с более низкой частотой (например 4 МГц как в моем случае) ругается что превышен диапазон VCO. В даташите на циклоновский pll не нашел никаких предельных параметров и поэтому возник вопрос - действительно ли нельзя подавать на вход частоту ниже 10 Мгц?
Получается нужно делать внешний синтезатор для получения более высокой частоты и потом заводить ее в ПЛИС?

cyc2_cii5v1.pdf, Table 5–53. PLL Specifications (Part 1 of 2): fIN 10 MHz

Вот как. У меня документ cyc2_cii51007.pdf. Там только раздел 7 - про PLL, без параметров.
Грустно.

В чем грусть? Поставили снаружи генератор на 33 МГц, это камешек 2*3 мм.

Кстати, про PLL, у Cyclone/CycloneII производитель не гарантировал работу PLL при температурах ниже -20, если на входе частота ниже определенной. Имеется в виду индустриальное исполнение, конечно же. У CycloneIII не нашёл такой оговорки. Кто-нибудь проверял - работает на -40 градусах и входной частоте порядка 18-33МГц?

Вы имеете ввиду генератор управляемый напряжением, т.е. сделать свою PLL?

Имелось в виду кварцевый генератор с фиксированной частотой, напр 33 МГц. Очень прост: земля, питание, и выход из которого идет эта частота, подаете ее на ваш Циклон и вуаля !

Ну что такое генератор я в курсе
Не могу понять каким образом он мне поможет. Подскажите.

Вариантов несколько, можно сделать умножитель на 2 в циклоне вывести наружу и завести обратно на глобальную ножку, главное чтобы фронты не дрожали передние у умноженного сигнала, задние циклону по-барабану, это легко делается, таким образом можно работать с сигналами от 5МГц, делал не раз прекрасно работает. Если надо частоту ниже, то уже сложнее, либо прийдется делать умножающий DPLL внутри и потом уже давить джиттер циклоновским PLL, что не есть гуд, но работает и иногда приемлемо. Но проще всего использовать внешний синтезатор, например ICS512 или подобный, или с более низким собственным джиттером ICS523 (все здесь http://www.idt.com/ ), быстро дешево сердито, у ICS512 частота среза около 5 Гц что достаточно не плохо. При более высоких требованиях приходится ставить VCO и решать проблему с помощью самодельного PLL, там есть много своих заморочек. Использовать циклон 3, у него частота ниже. Выбор за Вами.

Спасибо за развернутый ответ. Указанные вами синтезаторы с первого взгляда очень не плохие. Сейчас посмотрю подробней.

Он вам поможет тем, что создаст опорную частоту для внутренней PLL. А уже с помощью внутренней PLL вы сможете получить любую нужную вам частоту. Не понимаю, зачем ICS512 (фактически внешняя PLL), если есть внутренняя.

А что тут понимать, все зависит от поставленной задачи, какой необходимо получить джиттер на выходе системы, вот полосу среза циклоновского PLL не замерял, врать не буду, но "на глазок" гораздо хуже 30Гц, в некоторых случаях совершенно неприемлимо. А на счет ICS512 - его цена около 100р, что вполне сопоставимо с ценой дешевого (очень кривого т.к. сам PLL внутри содержит) генератора SG-8002JC, джиттер ПИКОВЫЙ (не RMS!!!) +-200ps, очень прилично при таком диапазоне входных частот, зависит от конкретной реализуемой частоты, попробуйте достичь подобных результатов в конфигурации SG-8002JC -> DPLL + Cyclone PLL очень сомневаюсь в успехе.

DPLL не знаю что такое, а SG-8002 поданный прямо на PLL Cyclone II даст +-300 ps ppk даже на внешнем выводе (специализированном), а внутри FPGA соответственно меньше. Но это все не имеет значения, так как топик начинается со слов "использую PLL Cyclone II", то есть ее параметры устраивают. А cпрашивали как мне кажется не как получить минимальный джиттер, а как засинхронизировать PLL вообще.

На что и получили развернутый ответ Принято обозначать DPLL == Digital Phase Locked Loop т.е. дискретная, то бишь, цифровая ФАПЧ, PLL == Phase Locked Loop аналоговая ФАПЧ, I(D)PLL Impulse(D)PLL импульсная ФАПЧ и т.д.

Я только начинаю работать с циклонами и тем более PLL поэтому видимо не все понимаю.
У меня задача такая: есть внешние 4 МГц, чистый меандр со скважностью 50%. Нужно в ПЛИС получить из этой частоты другую, а именно 16 МГц , тоже меандр, тоже скважность 50%, совпадающую по фазе с исходной.
У циклоновской PLL нашел 2 входа частот inclk0 и inclk1. Ни один из входов не работает при частоте ниже 10МГц. Вот и придется видимо получать эти 16 МГц снаружи ПЛИС.

Вы для этой цели ставите ПЛИС? Или что-то еще будете пытаться делать?

Нет конечно, не только для этого. Там большой проект, причем половина уже сделана.

Внешний генератор частоты 4 МГц заменить на 16 МГц и подать на ПЛИС, в ПЛИС поделить на 4, вывести обратно и раздать.

Так сделать нельзя.
Сигнал 4МГц выдается трансивером встраиваемого модуля и никуда от него не денешься.

Тогда на самом деле грустно, потому что я не смог найти микросхемы, которая была бы способна работать от 4 МГц, да еще и гарантировать фазовое соотношение входа и выхода. В частности ICS512 во-первых работает от 20 МГц, во-вторых не гарантирует фазовое соотношение. Мне не приходт в голову лучшего решения, чем подать на ПЛИС независимые 200 МГц, просэмплировать ими (по двум фронтам) ваши 4 Мгц и на логике сгенерировать 16 Мгц. В принципе, схема будет маленькая и джиттер будет +-2.5ns, что от 4МГц есть 1%. Это немного в относительных цифрах, хотя для некоторых задач может конечно быть и неприемлемо.

По вопросу- только внешний ФАПЧ.

PS:Сдается мне, что и частота эта может быть не нужна, и будет достаточно внешней более высокой частоты.

Можно взять плисы от Actel.
Вот данные по PLL для серии ProAsicPlus:

Reference Frequency fIN (min.) 1.5 MHz
Reference Frequency fIN (max.) 180 MHz
Input Jitter Tolerance 5% input period (max. 5 ns) Maximum jitter allowable on an input clock to acquire and maintain lock.

OSC Frequency fVCO (min.) 24 MHz Lowest output frequency voltage controlled oscillator
OSC Frequency fVCO (max.) 180 MHz Highest output frequency voltage controlled oscillator
Long Term Jitter Peak-to-Peak Max. ±3.5% от периода выходной частоты (наихудшее значение во всем диапазоне температур)
Duty Cycle 50% ±0.5%

В даташите указано что она работает от 2 МГц, а вот насчет фаз это да, как сказано гуляют от включения к включению. Но нашел еще ICS570 - у нее фазы выровнены и работает так же от 2МГц (по крайней мере для моего случая).



4МГЦ - это битовая частота с которой определенный чип запихивает в ПЛИС последовательно данные (TDM шина). В ПЛИС необходимо их правильно разложить и выпулить с частотой уже 8МГц (в будущем 16МГц) в другую TDM шину. При этом всем чип выдающий 4МГц является мастером, т.е. от его частоты и приходится плясать.



Тут и из альтеровской линейки можно найти, например stratix, но цена уже не на один порядок выше.

Иными словами имея тактовую частоту заметно(4-16) превышающую 4МГц вы можете спокойно восстановить битовый поток без использования синхросигнала(4МГц).

Да, только потом отдать этот поток тому, для кого исходные 4 МГц являются мастер-клоком уже не выйдет. Если не сделать схему подсинхронизации, как я писал выше.

Вам нужно передать на выход 8МГц синхронных с входным потоком или 8МГц синхронных с выходным потоком?
Иными словами : вам нужна жесткая синхронизация входного и выходного потоков или допустимо их сделать асинхронными?

Это только у Cyclone. У Cyclone II уже все ок. Была тема на этом форуме в свое время.

1) А так ли Вам необходимо выравнивать фазы???? вход и выход, исходя из условий задачи не видно зачем Вам это нужно.
2) От включения к включению гулянок фазы у ICS512 не обнаружил (может плохо искал...), а вот от входной частоты гуляет это да.

Двух клоковое ФИФО не подойдет?
На одной стороне 4 МГц, на другой - 16 (или сколько там нужно). И вся обработка.

На вряд-ли асинхронными, т.к. непрерываня TDM шина в условии задачи, а вот на сдвиг фаз точно наверняка можно забить, например умножаем 4 на 8 имеем 32 и уже с ней делаем что хотим точность фазирования составит +-61 нс, для TDM задачи более чем достаточно

Там еще сигнал кадровой частоты присутствует привязанный к битовой частоте, поэтому необходимо фазирование. Можно конечно чего то наворотить-набуферить, но мне кажется синхронно работающая система будет прозрачней для отладки и надежней в работе.

ICS570 как раз равняет фазы: входного, выходного и выходного/2 сигналов. Плюс к этому улучшенные параметры по джиттеру.



Именно жесткая.

Буферить ничего не нужно, у Вас частота будет в 2 или 4 раза выше требуемой, все синхронно, сигнал кадровой частоты будет привязан к выходной частоте, фазировка будет обеспечена, можно дополнительно еще в Cyclon умножение сделать скажем до 64МГц, чтобы повысить точность фазирования, автомат фазирования элементарно делается - просто надо сбросить(установить) счетчик по фронту частоты 4МГц. Но это так просто предложение (делал сам аналогичные вещи потому и могу подсказать, как меньшими слезами открутится, а 512-ю использую давно, дюже она нравится, попробуй PLL на россыпи за 100р сделать ))) ), а там на вкус и цвет как говорится, просто ICS570 очень экзотический фрукт и потому дорогой. Успехов!

Спасибо.
Думаю пока остановлюсь на варианте с 570 , но может и еще чего придумаю.
А вообще вот картинка. Зеленым то что мне приходит, красным то что надо сгенерить. Клок сделаю внешней штуковиной(ICS570), а фрейм уже в ПЛИС на D-триггере с установкой по зеленому фрейму и сбросом инвертированным зеленым клоком.

У ксайлинкса встречалась схема удвоения частоты в ПЛИС на одном триггере - получите 8 МГц внутри ПЛИС. Может этого хватит?

Нет проблем сделать это в самой ПЛИСине с асинхронными цепями. Конечно, сейчас меня запинают, что асинхронные вещи - это прошлый век, но в данном случае это всего несколько асинхронных путей, которые можно легко законстрейнить. Вопрос в том, какую точность по времени необходимо обеспечить. Если необходима только синхронность работы выходов между собой, то это можно обеспечить.
IMHO, не самый "технологичный", но надежный и 100% - самый дешевый вариант.
Там и так асинхронные вещи уже есть - установка и сброс триггера по разным фронтам.

Извиняюсь за глупый вопрос
А что это слово означает? Во многих топиках читаю, а понять не могу.

Наложить требования=ограничения (временные, например) на интересующие цепи, которые будут учтены при разводке в кристале, т.е. задать соответствующие Constraint в среде имплементации.

Понятно. До этого я еще не добрался.

Циклоновский PLL работают мин от 10 мегов. Надо ставить генератор 16 мегов и получать нужные частоты. Иначе никак. Умножитель можно сгородить, но это не так просто.Так что берешь 16, делишь и получаешь все что требуется.


Циклоновский PLL работают мин от 10 мегов. Надо ставить генератор 16 мегов и получать нужные частоты. Иначе никак. Умножитель можно сгородить, но это не так просто.Так что берешь 16, делишь и получаешь все что требуется.