Имеется системка на EP2C20 с подключеным по шине PXA270 и пллкой. Как только при включении оживает проц и начинает шевелить шину - пллку срывает.
Я в недоумении...
Разводка - хорошая. Питание пллки - фильтрованное, чистое. Выкидываю из проекта всю логику, оставляю ноги шины и пллку как таковую - все равно срывает.
Че такое? У людей же скорее всего работает?..
Варианты куда переделать:
1. Затерминировать шину последовательно. Там разводки то на сантиметр, но мало ли.
2. Линейник и выделенную землю на питание плл.
3. Добыть бубен и съесть.
Еще предложения будут?

Прежде, чем терминировать шину последовательно, ее надо затолкать в HyperLynx и исследовать. Если выбросы большие - то конечно терминировать, и за одно там же подберете номинал терминатора. Что же касается отдельного LDO на PLL - то вроде обходились всегда без такого экстремизма.

Выбросы я и осцилом могу снять. Они там есть. Я только понять не могу как они влияют на пллку. По земле? По емкостям в чипе? По питанию (у меня стабилизатор ядра с интерфейсных 3.3 запитан)? Торсионные поля?
Кстати, если схему (не плл) клочу от шины, то сбоит меньше.

Что за PLL-ка? Внешняя? Или та, что внутри циклона?

Внутри

Тогда 100% разбирайтесь с ее питанием и качеством входного клока.

Входной клок - исключительный. При работе от клока без плл - никаких проблем.
Варианты по питанию - см. выше. И что именно с питанием сделать? Итак уже через бусины, кондюков вязанка на каждой, разводка нормальная. Пробовал линейником запитать отдельно - не помогает.
Земля у меня сплошным таким квадрааатным полигоном. Расщепить? Где?

ничего есть и в бубен бить не нужно! Имел похожую проблемку с EP2C20Q240. PLL N4 - ноги - 120/gnda, 121,123/vcca, 122,124/gnd. Пока соседние 2 ноги I/O (сверху и снизу 118, 119, 125, 126) не освободил (может быть даже загрюндил, не помню уже) ни фига не работало толком

Исключительность клока понятие относительное. Для PLL он может быть не исключительным, когда для без-PLL очень даже вполне. Хотя это вряд-ли.
Про питание - LC-фильтр примерно 200-400 наногенри + 0.01 X5R +1.0 X7R в возможно более мелких корпусах в непосредственной близости от пинов VCCPLL/GNDPLL, разводка - от этих ног к LC - дорожкой и vcc и gnd, весь LC - дорожками, подключение к полигону до LC. Плюс - не задействовать под сигналы с резкими фронтами близлежащие к VCCPLL/GNDPLL IO-ноги, а лучше даже их заземлить и снаружи, и изнутри, сделав дополнительные подводы GND.

Кстати о птичках - возможна еще проблема с превышением допусков по SSO, или конфликты по шине, это сорвет голову PLL-ке на раз. Пробовали принудительно загнать всю шину внутри ПЛИС в третье состояние?

Разводка: BLM18G601 со слоя, керамика 4,7мкФ+10нан+100пик, до ноги миллиметра 4 вместе с дырками, выход напротив входа. ГНД вот только на полигон сразу, но рядом с фильтром. Земля сплошная. Шину вообще отключал, логику выбрасывал нах, оставались одни ноги. Срывало. Ноги заземлить не получится - свободных нету.

При этом уверены, что шина оставалась в 3-м состоянии, а не землилась например? А то мало ли...
Собственно, все же, максимально вероятно проблема питания. Пробовали ловить на нем неприятности хорошим осциллографом? Точно нет проблем с соединением именно между конкретной ногой и GND (бывает такое, что соединение типа есть, т.е. звонится, но оно не конкретно в нужном месте, а через полкристалла)? Какое напряжение (с точностью до 10 mV) на питании PLL?

pll конфигурировалась под тот клок, который вы подаёте?

1.19, шум 70 мВ в размахе. Если осцил не врет.



Да

Клок откуда на Циклон подаете? Отдельный генератор? Выход процессора?

Все кроме последнего. Что же касается темы "осцилограф vs. HyperLynx", то тут вы неправы. Во-первых, осцилограф добавляет 10-15 пф, что сразу срезает самые короткие пики. Потом осцилограф еще сам срезает короткие пики. А в HyperLynx вы сможете увидеть тенденцию линии к высокочастотному шуму, даже если выброс будет шириной 1 ns. А именно этот шум убивает PLL (у нее частота VCO до 1 ГГц примерно). Впрочем, если там такие выбросы, что их видно осцилографом - то терминацию наверное можно уже ставить. Но опять же, без HyperLynx бывает трудно прикинуть номинал терминатора, если вы не гуру-высокочастотник.

ОЧЕНЬ много. При этом наверняка не видите то, что сгладила емкость щупа.

Генератор. Хоть 12, хоть 50 мег.


Варианты?

Это еще надо посмотреть что за осцил и на каком диапазоне мерялось, может он 50 mV сам шумит. Кстати, еще конденсаторы 10 нан + 100 пик попробуйте поменяйть на 100 нан и 1000 пик.

Вариантов очень много. Хотите конкретно - схему и разводку в студию, иначе это телепатия начинается.

Кстати, очень ценное замечание. Есть у меня проект на EP2C5T144, там тоже периодически слетала PLL-ка, после долгих танцев с бубном - и питание крутил и фазы внутренние настраивал подальше от входного фронта (чтобы момент переключения отдалить от окна фазового детектора), таки вылезло SSO - назначил всем выходам 4мА и все работает. А сейчас вот попробовал всем выходам (которые были в группе SSO) поставить MAX CURRENT STRENGTH и только ОДНОМУ соседнему с PLL выходу 4мА - и все, проблема также полностью ушла! Причем земля этого соседнего IO-банка хорошо так от земли PLL на плате отвязана (не говоря уж про питание), а вот сбой все равно был. Итого - ножки соседние с PLL нежелательно использовать как выходы.

Топикстартеру - я бы все-таки еще раз на входной клок посмотрел. Если логики внутри нет, конфликтов на шине нет, все настроено на вход, питание нормальное, то только клок и остается, ИМХО.

Ну это не сильно важно в ракурсе SSO, так как проблемы SSO - это внутрикристальные проблемы, а там GND не отвяжешь, если не SOI-технология. GND одна на весь чип, она от SSO и прыгает, причем эти прыжки могут наружу через проводочки разварки и не вылезти.

Да, наверное, Вы правы - я тоже подумал как оно там внутри разварено и какая там внутричиповая земля - неизвестно.
Но любопытно - внутриплатная PCI32@66MHz гонит без сбоев четверть гигабайта в секунду со всеми выходами данных (кроме одного, который на 4мА) выставленными на 24мА. А вот если этот один, соседний с PLL GND (даже не соседний, еще и через IO GND пин отстоящий), перенастроить с 4мА на 24мА - PLL-ка периодически слетает. Так что, это не совсем SSO, это хрень какая-то . К тому же - SSO "по-альтеровски" - это помехи фазовому детектору, а я моменты переключений триггеров (дизайн полностью синхронный, монодоменный) сдвигал до 1.5нс в обе стороны от входного фронта - никак оно не помогло.

Ну если это и не SSO, а просто SO , оно все равно поддернет питание с землей, и поддернет тем сильнее, чем оно ближе к IO-паду. Это раз. Это в первую очередь распространяется по шинам в металлах. Еще есть шум по подложке и n-карману, а как там внутри оно сделано - можно только гадать. Вполне возможно, что сбивает именно шум подложки, а не подскок в металле.

Касаемо сдвига чего-то от чего-то на сколько-то это никакой роли не играет. Если фазовый детектор даст ложное переключение, то он его даст. и на наносекунду раньше, или позже...

Это да, но я предположил что это помеха по тактовому входу и пытался "вынести" переключения из временнОй зоны собственно фронта входного клока. Предположение не оправдалось

Тоже были похожие проблемы с PLL на EP2C20. Решились ограничением тока на выходных ногах ALTERы. Мне кажется Вам стоит поставить минимальное значение тока на выходах ALTERы, которые идут на шину с процессором (атрибут CURRENT_STRENGTH -> MINIMUM_CURRENT).

Правда, это возможно только до определенной частоты шины, ибо малый ток сильно заваливает фронты.