Вибираю плисину для проекта.

Ориентировочно нужно:
- около (+/-3000) 16 000 макроячеек.
- 22 LVDS входа.
- Корпус не больше QFP-208 и не BGA.
- Как можно дешевле

Ориентируюсь только в Альтере и то слабовато.
Из всего подхдит циклон 3 EP3C16 в корпусе 240ног, но корпус большой.

Подскажите пожалуйста аналоги у Xilinx и Lattice, на что смотреть?

Правда тут не все, но посмотрите...
http://altera.ru/cgi-bin/go?66
Удачи!

У Xilinx надо смотреть линейку Spartan3.
http://www.xilinx.com/support/documentatio...heets/ds099.pdf

Наверное надо смотреть в сторону XC3S200TQ144,XC3S50TQ144.
К сожалению Макроселы не могу перевести в CLB

Насколько оно отличается по ценам - тоже к сожалению не скажу. Есть e-find.

Спасибо, посмотрел. Жаль, что ЭФО не обновляла давно информацию,
даже CICLONE 3 нет в списке. С Lattice, конечно, хотелось бы связываться в последнюю очередь.
Вроде бы как Spartan-3 претендует на эту роль.



Наверное XC3S700A больше подходит.
Появился еще вопрос, в чем радикальное отличие Spartan-3A и Spartan-3E?
В каком документе можно посмотреть количество LVDS ног у конкретной микросхемы?

LFXP2-17 есть в PQFP208 (28x28мм). И почему же в последнюю очередь-то связываться?? В некотором смысле эти серии "делают" всех. Например по защищенной флеши внутри и AES.


1 макроцелл = 1LUT + 1триггер

Программировали в нашей фирме MachXO LCMXO2280. Проект был большой. Кое как все в нее залезло.
Впечатления от среды ужасные. Плохо определяет ошибки, почему не может скомпилировать проект (это был Level 7.0, может сейчас все изменилось?).
Просто по сравнению с квартусом это ... Наблюдался пороговый эффект. После заполнения проектом больше 2/3 кристалла компилятор отказывался компилировать некоторые конструкции VHDL. Решалось это все танцами с бубном. Чего с квартусом и альтерами сроду не было. Было еще много чудес, всего уже не упомнишь. Конечно возможно с другими плис все совсем не так, но факты тянут на выбор плис этой фирмы в самую последнюю очередь.

В S3A (по сравнению с S3E) модернизирована система распространения тактовых импульсов. Поддерживается большее количество IO стандартов, VCCAUX может быть 3.3В и, как следствие, поддерживаются LVDS 3.3V и LVPECL 3.3V (input only). Есть версия Spartan-3AN - всё тоже самое что и Spartan-3A, но в том же корпусе расположена и конфигурационная Flash ROM. Не имеет корпуса PQ208, только TQ144. S3A имеют Erata только на ES образцы (в отличии от S3E). Исправлен ряд мелких недоделочек присутствующих в S3E.

Приблизительно так. Для более точной информации загляните в Spartan-3 Generation FPGA User Guide. Обратите внимание, что количество внутренних триггеров = количество Slice * 2 (правда не все эти триггера удастся использовать), а вот LUT возможно использовать все (их количество тоже = количество Slice * 2)

Ну вот я работаю с LFXP и перехожу на LFXP2. Левер 7.2, синплифай 9.6.2 - проект забивает кристалл на 89% по слайсам, времянка довольно жесткая. Никаких проблем нет. Проект веду в синплифае. Не квартус, конечно, но в общем впечатления исключительно положительные. И выбор их ПЛИС у меня на равне с альтерой и ксилинксом, а где-то и впереди них.
Главное - не использовать precision - а то и будет такое, что как чуть что, так не лезет, или по констрейнам мимо, или не собирает. Он, прецижн, слишком оптимистично оценки строит пре-раутовые.

Что касается левера - это не есть среда Это тулз для place/route. И он не умеет компилировать ни vhdl, ни verilog. Среда для лэтиса должен быть синплифай, и без вариантов.

Посмотрю. Я так понимаю, предпочтение лучше отдать S3A?



Вот с прицижином мы и долбались . Это кашмар какой-то. Я в лэтисе не специалист, дайте пожалуйста ссылочку для ознакомления с синплифаем 9.6.2. И еще вопрос, как там обстоят дела с библиотеками для DSP, например реализации CIC, FIR фильтров у лэтиса есть?

Да хрен их знает Знаю, что там вроде есть FPGA DNA - вроде уникальный номер, который можно считать внутри загрузки и на этом построить защиту от копирования. Больше принципиальных вещей не знаю. Хотя может они и есть.
От Spartan 3E в свое время отказались, т.к. было сложнее и дороже доставать (по сравнению со спартан3). Хотя это было давно... может чего поменялось.


В даташите На спартан3 я вам ссылку дал. Смотрите раздел I/O Capabilities. Для тех мс, которые я указал - всего пользовательских ног - 97, диф пар - 46.

Если 1 макросел = 1лут+1триггер, то вам надо 2000 CLB (8 пар LUT+триггер на CLB). Тогда спартан3 вам уже не подходит (такой объем только в BGA). спартан3е - аналогично.
XC3S700A - видимо тоже не хватит (1472 CLB). Если только XC3S1400A. Но там опять же 256 ног.

Ха-ха. Я его попробовал один раз. После синтеза он мне сказал, что 80 мегагерц без вопросов. После PAR... Эта оценка упала до 34 МГц. После чего сразу пинка под зад. Синплифай же если говорит 54 МГЦ, то и после PAR 54 +-один-два, как правило +. (на том же проекте!)

Он идет в стартер-едишн с левером. http://www.latticesemi.com/products/design...arter/index.cfm
Ну, и известными путями из известных закромов оно все полное добывается (Вы же "свой").

А вот это я не знаю. Наверное... Есть нечто под названием sysDSP Library for MATLAB/Simulink / ispLeverDSP - но я не знаю, что это.

В догонку SM:
я тоже сижу на Латисе, прошлый проэкт был под MachXO LCMXO2280 который унаследовал от предшестввовавших разработчиков. Чип был примерно на процентов 60-70 забит, не страшно, среда ispLever 7.0, 7.1 затем 7.2, Synplify и Aldec Active-HDL. Проблем не было, хотя тайминги были не критичны. Ведение проэкта особых нареканий тоже не вызывало.
Сейчас делаю прототип другого проэкта, на сей раз протоип отрабатывается на ECP2 (50ый), используется блочная память (EBRs) на примерно 20-30% от ее обьема, пока обьем примерно 40-50% чипа, проэкт еще не закончен, думаю добавиться еще процентов 20. Среда: Левер 7.2 с Синплифай и Active-HDL 8.1. Требования к таймингам есть, но не сильно жесткие. Пока нареканий нет ни в синтезе ни в P&R, хотя такая специфика Латиса как GSR дала попотеть, но это нужно понять один раз, далее все ОК.
Когда проэкт стабилизируется в ECP2 - буду его портировать на XP2, надеюсь будет ОК.

Я предпочитаю Латис Альтере по причине во первых гораздо лучей нашей местной поддержке для мелких клиентов, во вторых - цены.
Xilinx - лучше Альтеры в этом плане (по поддержке мелких клиентов), но цены...
Латисе занимает небольшй процент рынка (у нас по крайней мере) пока, посему стараются поддерживать всех клиентов и отношение адекватное и к мелким.

В общем сейчас оцениваю спартан 3А по этой таблице:
Logic Cells для XC3S700A по нему 13K. Правда корпус BGA-й.

Кстати из лэтисов еще есть ECP2-20 (например LFE2-20E-5Q208C или секурная LFE2-20SE-5Q208C ) - тоже PQFP-208 и 20К лутов за ~$40-42. Но без флеша внутри. Против LFXP2-17E-5QN208C с флешом, но 17K лутов, за те же деньги. Цена розничная разумеется.

Понятно. Значит не все потеряно
Мне надо чтобы был обмен на ногах около 200МГц, лэтис такое позволит?

Что-то мне подсказывает, что LogicCells и MacroCells - могут быть вполне себе разными вещами.
К сожалению, в даташите на спартан3А не раскрывается понятие CLB. А вот в даташите на спартан3 например - раскрывается. И в одном CLB находится 4 "slice", в каждом из них - 2 триггера и 2 LUT.
Итого получаем - 8 пар "триггер + LUT" в CLB. А теперь из даташита: XC3S700A - 5888 "slice"ов, то есть *2= 11776 пар "LUT+триггер".

В общем я не могу ручаться, что вам не хватит ресурсов. Но по крайней мере отнеситесь к этому внимательно. Как вариант - если схема уже есть - попробуйте выполнить синтез.

ЗЫ. И кстати, в вашей же таблице написано 13К, а вы говорите - вам надо 16К+-3К. А вдруг будет "+"?

XP2 точно. У него fMAX_IOE = 311 МГц для самого тормозного спидгрейда. Про ECP2 не в курсах.

Это я пока априорно прикидываю. Скорее всего будет в два раза меньше. Сейчас хочу взять плису пожирнее,
и сделать макет. Потом уже определюсь, какая точно нужна. Сейчас главное определить фирму. У альтеры что-то совсем плохо дела обстоят с LVDS.



Отлично, надо посмотреть на их DSP библиотеку. Вы случаем не использовали процессор от них LatticeMico32?

Нет. Но вот в XP2 зато планирую использовать USB2.0 High Speed Device корку (без процессора в смысле проца общего назначения). Пока только собирал ее в целях того, чтобы понять, сколько места она съест.

это все что вам надо ? может я что то не понимаю, но CIC фильтр делается за пару минут, FIR минут за 5. И для этого нужно покупать дорогие тулзы типа SystemGenerator

Поделитесь ссылками или доками пожалуйста, что такое FIR и с чем его едят знаю, про CIC не очень.
Коды этих фильтров на VHDL и Verilog с успехом умеет генерить Matlab (подробно пока еще не разбирался, чего он умеет, но что-то генерит).
Еще нужен NCO генератор, остальное не проблема.



Неплохое семейство и цена давольно хорошая.

код 4-х разных видов FIR выкладывал на форум, киньте в личку мыло вышлю доки и базовые коды CIC(System Verilog). NCO на этом форуме выкладывали на VHDL/Verilog, там работы минут на 5 %). Вышлю еще доки по NCO.

Спасибо!
mail бросил в ЛС.

http://www.wikifpga.com/index.php?title=Main_Page

Не плохо, даже то, что нужно. Коротко и ясно.

Задам еще один глупый вопрос. Кто-нибудь использовал LatticeMico32 на этой платформе (XP2)?
Какая максимальная тактовая частота получается?

Наверное проще суппорт спросить... Или собрать самому и глянуть. Семейство довольно новое, а lattice у нас достаточно мало распространена, наверное, ввиду повышенной "религиозности" разработчиков. Я к тому, что очень сомневаюсь, что кто-то у нас пускал.

Семейство очень привлекательное, есть флешь, и защита прошивки. Только что-то их процессор медленно развивается. Попробую написать в поддержку.

Собираю проект на LFE2M20 (серия ECP2M) с процессором LatticeMico32. Проект занимает 63%. Шина Wishbone, до 20 устройств на ней (UARTs, DMA и т.д.). Процессор тактируется 60 MHz. Результаты тайминга после P&R:



Платы еще нет, поэтому практических результатов тоже.

Спасибо за информацию. Пока сильно не вникал в софтовые процессоры, всегода использовал обычные. Скажите, наличие внешней микросхемы ОЗУ обязательно? или можно использовать внутреннюю ОЗУ (и сколько)?

Я использую SDRAM для памяти программ. Внутреннюю EBR SRAM только для FIFO, кэша процессора (может еще куда), т.к. полагаю что для памяти программ внутреннего ОЗУ(EBR SRAM) не хватит. Откомпилил тестовую программку (130строк на Си) - заняло 7 KBytes, а в старших XP2 порядка 100 KBytes.

Да, получается, что связка CortexM3(100МГц)+Lattice эффективней, чем одит Lattice с Мико32. За исключением мудреных протоколов, например Gigabit ethernet, который в дешевые процессоры пока не встраивают.

чего-то непонятно, что обсуждать - у ксайлинса нет ПЛИС в не BGA больше чем 5К макроячеек (если я правильно понял, то макроячейка это 1 LUT+FF и в слайсе спартана 3 таких макроячеек 2)

то есть либо Lattice ECP2-20 XP2-17
либо Альтера C3 в TQFP 144, у них вроде бы самые большие ПЛИС в не BGA корпусах

c40 d PQFP240 но только -8 в индастриал

в TQFP144 только с25, зато есть -7 индастриал

Вроде как C3 нужного вида не бывает в 144, только 240, а 240 не проходит по "не больше 208"

Выбор действительно невелик, Altera в PQFP240, да Lattice в 208.
Опытный образец решил все таки сделать на альтере в 240 ног. Кое как залезла на плату.

Определился с архитектурой. У меня система постоена по принципу ARM7 + FPGA. Связь с ПК по Ethernet.
Планирую прошивку заливать каждый раз при запуске программы с пк, через процессор в FPGA.
Получается, что прошивку можно обновлять в программе, это хороший плюс. XP2 с флешь, мне пока не подходит.
После обкатки опытника, переползу на Lattice без флешь.

А кто мешает XP2 грузить как обычную FPGA не трогая флешь? Она может и так и эдак работать.

Наверное никто , просто цена плис той же фирмы, но без флешь, меньше. Кстати попытался запросить
LFXP2-17E-6QN208C в одной из наших фирм, сказали, что их в Россию не поставляют. Думаю, что это бред.
Надо будет в Гамме узнать.
Пока макет собирается на альтере.

Не надо в гамме узнавать, единственный официальный поставщик в РФ и техподдержка - это avnet. А так проще покупать у складовозильщиков типа промэлком, abn universal, фидес...

насколько мне известно Гамма в основном по Altera специализируется, латтис не их направление. ABN Universal требует заказ от 100$. По штучке брали от Дэрикона (Дэри групп), но естественно дороже чем у ABN Universal. Кстати а Макро-Петербург уже не дистрибьютор Lattice?

Явно нет. http://www.latticesemi.com/sales/easterneu...?source=sidebar

действительно, соскочили с Lattice, теперь Xilinx предлагают. Видимо не удалось Макро-Петербургу (Макро Групп) раскрутить Lattice по продажам.

Ниоткуда они не соскакивали. С рождения никого, кроме avnet-а не было в дистрибьютерах лэтиса. Остальные это так, с того же авнета и с разных складов типа arrow.

Задам такой вопрос:

16-битная шина, каждый разряд - LVDS(два сигнала). Тактовая частота 160МГц.
Шина подходит к ПЛИС EP3C16, PQFP240. Очень неудобная разводка LVDS линий у кристалла.
Получается, что шина окутывает ПЛИС с 3-х сторон. При этом длина проводников сильно отличается.
Вопрос, как правильно развести, надо ли выравнивать длины, жертвуя при этом местом на печатной плате, или достаточно удлинить сиглалы CLK+/CLK-? Или кто как поступает в таком случае?

А кто как поступает... Кто-то выравнивает, кто-то клок удлиняет, кто-то двигает ему фазу в приемнике, кто-то принимает не по тому фронту, по которому передает.... А кто-то и ничего не делает, если симуляция показывает, что и так хорошо...

еще момент, при выборе Циклонов. в зависимости от speed grade у них разная максимальная пропускная способность на ногу. к примеру у ep2c20q240c8 максимальная скорость LVDS пары ровна 311 Mbps.
не забудьте поинтересоваться насчет этого момента.

А вы посмотрите на сколько сильно отличается длина проводников. Скорость распространения сигнала на текстолитовой подложке с учётом диэлектрической проницаемости примерно 150000000 м/с. Допустим разброс составляет 3 см (0.03 метра). Делим второе на первое и получаем 200 пикосекунд. Много это или мало решать конечно вам, но для примера, параметр Clock Skew в ПЛИС Xilinx Spartan3 составляет порядка 1нс.
ИМХО при разрбосе несколько сантиметров на таких частотах можно не выравнивать или в крайнем случае можно удлинить особо короткие дифф.пары.