Нажмите для просмотра прикрепленного файлаВот какой вопрос. У компонента нужно просверлить несколько отверстий в падстэке, и все это одна цепь. Как сделать так, чтобы в слое TOP это была одна большая КП, а во внутренних слоях и слое bottom были просто обычные кружки вокруг отверстий? Пока что сделал так, как показано на рисунке. Интересует центральный падстэк. Как видно из рисунка платы, в слое BOTTOM (он на рисунке красный) нет никаких КП вообще и вокруг них зазоров. То есть, при попытке изготовить такую плату будет просто КЗ на все внутренние слои.

PS: Несколько слов об элементе. Это фильтр фирмы MURATA, корпус 0603, у которого есть два малюсеньких отвода на землю посередине корпуса. MURATA рекомендует объединять их в одну КП и делать вокруг три сверления во внутренний слой земли, чтобы обеспечить наилучшие характеристики фильтрации помех. Раньше (в Layout) я руками ставил отверстия. Но, наверное, лучше их всё-таки прямо у футпринту прицепить, чтобы не забывать правильно ставить.

Разделить площадку на несколько не получится, это же один padstack! А то, что у Вас на BOT замыкание, так то смотрите на настройки проекта, shape, thermal/anti pad в padstack.

Вот, может, поможет. Правда, два отверстия только.

Посмотрел. Два вопроса.
1. Как туда добавить VIA и описать, что отверстие электрически связано с выводом?
2. Почему, если VIA двигаю, то соединение его с выводом не тянется за ним?

И еще. Хотелось бы тогда понять, какова методология создания компонента с тремя отверстиями? Одно дело падстэк с тремя отверстиями, другое дело библиотечный вариант fan-out. И какой вариант правильнее? А если это, скажем, не три отверстия, а 25 в thermal PAD?

Отверстия электрически связываются с пином в процессе производства платы, т.к. они своими КП контачат с пином. Что еще нужно описывать и зачем?

так а может это ошибка? Как оно соображает, что именно это отверстие именно с этим выводом следует соединять и потом DRC делать? А если его поставить так, что оно два пина перекроет? например, у Layout Free VIAs должны иметь имя цепи, с которой они связаны, и по ним оно догадывается, как DRC проверять. Обычные отверстия имя цепи наследуют при создании, и менять его нельзя, но зато при их движении проводник тянется за КП отверстия. А тут ничего такого нет.

Вопрос по методологии остается открытым.

Ну да, давно это было, припоминаю, что DRC я в спешке завейвил.
Как совсем правильно - не знаю.

1. VIA добавляются так же как и при трассировке печатной платы. Сначала определяются padstak-и для via в constraint manager-e, затем команда add connect -> от пина тянете проводник и на конце ставите via.
2. Если pin и via соединить при помощи cline а не line то должно тянуться...

1. С настройкой VIA через constraint managfer разобрался.
2. Почему-то когда делаю VIA move, то не тянется. Тянется только если в опциях ткнуть галку stretch etch. В связи с этим не до конца ясно, к какой цепи будет принадлежать VIA, оторванная от cline.

В целом удалось пройти до такого состояния, как показано на рисунке. Вроде получилось присвоить пину свойство DYN_CLEARANCE_TYPE = NO_VOID, и оно стало заливать целиком вывод без thermal relief. Однако вот решил попробовать поставить такой же компонент на слой bottom, и неожиданно получил странную заливку с последовавшей ошибкой. Как ее полечить?

2. Используйте команду slide и via не оторвется от цепи к которой принадлежит...

По поводу ошибки: определенно можно сказать, что неправильный зазор между пином и шейпом... а вообще сложно лечить по фотографии , Вы хотя-бы инфу по этой ошибке приложили-бы что-ли... но могу предположить, что пин и шейп принадлежат к разныи цепям.

Добавление: как видно из рисунка, он заливку делал так, как будто только на проводники смотрел, а не на КП. Вначале я пробовал изменить параметры oversize в настройках Design-parameters -> shapes. Это помогает, но зазоры становятся больше глобально. Локально помогло изменение толщины линий прикрепления отверстий к КП. Как только они стали толщиной с саму контактную площадку, заливка исправилась. Но как-то странно все равно.

И вдогонку вопрос по методологии. Как все же правильнее поступать: а) городить отверстия через add connect -> add via или б) пытаться сделать PAD с множественным сверлением? Пока что никаких особых преимуществ множественного сверления для SMD КП не выявлено, так как оно требует одинаковых площадок во всех слоях, а это зачастую неудобно.



Ну, естественно, к разным. Просто зазор то всюду выдерживался правильный, и вдруг бац, какие-то "уши" появились, и коротнули на КП.

NO_VOID - этой площадке присвоено? Если да, то правильно коротит.

Для прямого подключения пина к шейпу используйте атрибут Dyn_Thermal_Con_Type=Fully_Contact. Он как раз для этого и предназначен.

А что правильно то? У площадки и шейпа разные цепи. Он же не все залил подряд. Отверстий, например, испугался. А отверстия то к той же цепи приставлены, что и сам пин, и ошибки с ними нет. Странно как-то.

Назначив площадке NO_VOID Вы сказали PCB Editor-у не далать зазор вокруг нее даже если шейп принадлежит к другой цепи. NO_VOID для проводника идущего от этой площадки назначить нельзя, поэтом зазор был создан только вокруг проводника. Зачем Вам вообще понадобилось назначать DYN_CLEARANCE_TYPE = NO_VOID?

Ну, потому что, когда этого свойства не было, то он не сделал ни сплошной заливки, ни thermal-reliefa. Я удивился, стал искать почему, нашел свойство DYN_CLEARANCE_TYPE, почитал хелп, там ничего про такое поведение NO_VOID не сказано. Я его поставил, и заливка получилась сплошной. Кто ж знал, что она для любой цепи будет сплошной? У Layout так не бывает, Copper Pour никогда не залезет на "чужую" медь, а copper area залезет на всякую, но даст ошибку.

Буду использовать DYN_THERMAL_CON_TYPE.

Раз небыло ни сплошной заливки, ни thermal-reliefa, значить опять же пин и шейп к разным цепям принадлежали, нужно было назначить шейпу такую же цепь как и пину или наоборот...

Не, они к одной цепи принадлежали, просто пин с шейпом соединялся всего через один проводничок, что я сам провел. Возможно, оно хотело сделать релиф, но например, места не хватило, так как там близко есть другие пины. Я еще не разбирался, как задаются размеры для релифа. Может он там слишком большой? Но вообще релифы SMD в большинстве случаев компонентам не нужны, имхо. Их все равно в печке паяют.

Если цепи присвоить свойство "Retain Net on Vias", то VIA, оторванное от cline или shape, всё равно будет принадлежать этой цепи.

Возникла проблема, точнее две.
Есть компонент в корпусе QFN с термоплощадкой. Для теплоотвода рекомендуется в термоплощадке делать сквозные отверстия.
Захотел я сделать это "все по уму" - сделал pin с множественным сверлением(в центре на картинке) - 16 отверстий . Четыре квадрата - это открытие от маски пайки, по рекомендации для больших площадок(в самой площадке, на 3-й картинке, я забыл сделать SOLDER_MASK_TOP=null, но сейчас это не важно).
Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла

При установке компонента на плату начались проблемы... На верхнем слое все хорошо, отверстия в площадке есть и видны, а на других слоях отверстий просто нет. В результате shape на плате просто накладывается на это место и зазоров между shape и hole нет. Это первая проблема.
Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла

Вторая проблема возникла в процессе решения первой. Я изменил свойства контактной площадки - скопировал слой TOP на BOTTOM. В итоге отверстия на внутрених слоях появились... но появился круглый зазор просто сумасшедших размеров вокруг отверстий hole.
Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла

Как это можно решить, и чего я делаю не так?

Вот два brd файла:
Нажмите для просмотра прикрепленного файла - первая проблема
Нажмите для просмотра прикрепленного файла - вторая проблема

А что это у Вас за гигантский зеленый круг на последних трех картинках, у которого видна только часть? В каком слое эти вырезы образовались? Скачивать не буду, у меня версия сильно старая.

Гигантский зеленый круг это сама плата, с shape. Просто визард, когда делаешь новую плату, по умолчанию предлагает сделать ее круглой. Я в примере и сделал.

Проблема не в вырезах, а в том что есть необоснованно большой зазор вокруг 16 отверстий. Причем зазор идеально круглый, а отверстия стоят квадратом.

Хм... Т.е. это отсутствие меди в слое Layer2?
Очевидно, дело не в отверстиях, раз они стоят квадратом. Попробуйте поудалять... Или сделайте downrev в 15.5, попробую открыть, посмотреть...

Я думаю, что это какая-то защита от дурака. Вы же не определили форму площадки во внутренних слоях, и решили сделать множественное сверление, что потенциально ведет к замыканию этих отверстий на внутренние слои. Вот оно и подстраховалось.

Честно говоря, настоящее применение multiple vias какое-то другое. Все-таки это не очень удобно, когда ради этих отверстий надо занять все слои довольно большой площадкой, которая мешает трассировке. Возможно, это хорошо для каких-нибудь LDO регуляторов или мощных АЦП, но в общем случае плохо. например, MSP430 тоже все в QFN корпусах, а токи там микроамперные.

Вот тут подобная проблема обсуждается, и решение указано. Автор попался весьма дотошный, все плюсы и минусы расписал, а также порядок действий указал. Думаю, что тот метод лучше подойдет.

Думаю это не поможет... Я пытался делать в версии 15.7 переходные отверстия с множественной сверловкой, для сильноточных цепей, было то же самое - вокруг овального переходного отверстия появлялась большая круглая зона зазора в shape. Тогда я на это "положил прибор", и потом перешел 16.3, в котором есть via array.


Это да - я не определил на других слоях КП. Но отверстия то ведь идут насквозь! значит это должно учитываться в PCB editor и делаться зазор. Но его нет! Смотрите 5-ю картинку в моем сообщении


Вопрос какое применение? Не для "галочки" же в рекламе, они сделаны?


Вот это меня и не устраивает, потому и весь этот разговор начался. Почему когда я ставлю via в pad он делает как надо:
Нажмите для просмотра прикрепленного файла
А когда есть множественное сверление, то вылезает чушь с зазором?
Нажмите для просмотра прикрепленного файла

За ссылку спасибо буду читать.

Вот из-за такой работы Multiple Drill мы от него и отказались. Даже от использования VIA in pad на уровне футпринта отказались, проще это сделать непосредственно в плате исходя из конкретных условий. А копи-паст в случае чего помогает размножить решение

Так и делал, но захотелось "правильности"... Проверка DRC ругается на via in pad, отключать ее не хочется, приходится делать waive.
Видимо придется смириться с этой багофичей.

To Hoodwin - прочитал ссылку, которую вы давали выше, там все настолько не очевидно и непросто, что нет желания с этим связываться. Через некоторое время такие нюансы, создания компонента и его применения на плате, забываются и начинается очередной круг хождения по граблям
P/S нашел на форуме каденса мою проблему multi drill pads and plane void anomoly
но решения там нет.

Включите правильно установки DRC и никто ругаться не будет.

ЗЫ У меня не ругается и вэйвить ошибки не надо:

Нажмите для просмотра прикрепленного файла

Это ж сколько тогда откопипастить придется то? 9 или 16 отверстий на каждый корпус? Тогда уж сделать два футпринта и пусть конструктор выбирает сам, какой применять.




Там, кстати, написано, что Каденс эту проблему зарегистрировал и обещал залечить в течение недели. Неделя та началась в июне 2009...

Да сколько надо, столько и копипастить. В любом случае это НАМНОГО быстрее, чем рисование в каждом корпусе с нуля. А учитывая как элегантно реализовано копирование в аллегро, так и вообще, милое дело

Уважаемые, вот и я столкнулся с такой проблемой, но, может быть, за это время что-то изменилось и где-то в натсройках появился крыжик или аттрибут какой хитрый?

Атрибут Multiple drill при создании контактной площадки.
Сама площадка должна быть не SMD, а с площадками и на Top, и на Bottom.
Во внутренних слоях площадку не делаем, а делаем Antipad размером с площадку и соотв.формы.

Не не, с этим всё понятно. Как я понял, изначальный топик возник по причине того, что на внутренних слоях в том числе и планах, эти отврестия не будут автоматом делать вокруг себя антипады.

Индивидуальные антипады - нет, не будут.
Один общий антипад - в принципе это нормально,
т.к. обычно эти термоотверстия ставят
с очень малым шагом, и между ними нельзя провести проводник.