если можно, было бы интересно тоже посмотреть книгу, ftp нет ( новичек ) и ссылка уже умерла, спасибо заранее!

и еще - есть ли какой то рейтинг документов по SV ? вроде самих доков и много, но все же ....

на форуме пока нет, но свои предпочтения участники периодически высказывают.
если создадите такой специальный опрос, думаю будет полезен он для многих. можно со временем и голосование подключить.

ok, посыл понял

- первым делом надо сделать каталог что имеется - потом можно и на голосование,

надо подумать как собрать найболее список книг по форуму или/и ftp

ничего централизованно собирать не придётся - открываете топик постите вопрос "назовите 1/2/3 наиболее понравившиеся/полезные/нужное_вставить вам книги по СВ для задач а)моделирования б)верификации в)дизайну"; ждёте 1-2 недели, отбираете, сортируете, выставляете на голосование с открытым пунктом "другая книга(просьба указать)".
наслаждаетесь статистикой и чувством удовлетворения от общественно полезного дела

недавно увидел книгу - A SystemVerilog Primer
http://www.amazon.com/SystemVerilog-Primer...;sr=8-1-catcorr

может кто листал/купил ее уже?

Наткнулся на книжку по System Verilog на русском языке:
Меня хватило только на необрезанный скан. Может кто захочет почистить и сделать djvu... А может у кого уже есть она в электронном виде, может я зря 2 часа у сканера стоял?...

У вас там одна из страниц оглавления смазана сильно, 523 кажется. Ну а вообще можно попробовать сделать djvu если её ещё нет в электронном виде.

Эта страница 524, она затем продублирована. Т.е. файл sv0527 можно удалить.

Готово, положил в:
Качество получилось не на высоте. Николашка вы наверно сканировали в 2-х цветном режиме, для качественого djvu рекомендуют 300dpi в градациях серого. Если будете ещё чтонибуть сканировать помните об этом . Ну а так что есть то есть. На всякий случай положил книгу на обменник

Всем Привет!!!! Пожалуста помогите разобратся. Раньше програмировал PIC и таких проблем невозникало . А сейчас решил прикрутить LCD к Cyclone 1 и задержки неработают
Может есть другие методы
мне нужно
реализовать передачу данных
пробовал
E=1;
delay(15);
DATA=DD;
delay(15);
E=0;


task delay
////
endtask
Интересует Verylog

always @ (posedge clk)
begin
t=t+1;
if ((t>17)||q)
begin
p=1;
t=0;
end

end
always @ (posedge p)
пробовал делать то что выше но так неудобно
Мне нужна универсальная задержка

Почемуто в разных примерах встречается запись # но в quartus 91 почемуто неработает

по просьбе трудящихся освежаю ссылку:
IEEE Standard for SystemVerilog - Unified Hardware Design , Specification? and Verification Language 2009

диар олл,

подскажите пожалуйста по приведению типов.
есть следующая комбинация типов:

typedef bit [7:0] byte_type_vt;
typedef bit [31:0] memory_word_vt;

typedef union packed {
byte_type_vt [0:3] byte_view;//ахтунг - реверсивный порядок
memory_word_vt memory_word_view;
}mem_word_ut;

mem_word_ut bit_vec_32;
memory_word_vt a;

вопрос. как будут располагаться биты каждого байта, если смотреть на них как на 32-битное слово, т.е.

a=bit_vec_32.memory_word_view;

вопрос в общем-то кажется простым, но я не могу найти это в стандарте, если кто помнит где это описато, плз, подскажите.
ЗЫ: фишка в том, что как я тут недавно обнаружил, Квеста, начиная с версий позже начала 2010г., имеет на это приведение несколько иной взгляд чем я. те модели что работали норм, на предыдущих версиях больше правильно не работают. вот я и думаю, это из-за нарушения стандарта или из-за неопределенности в нём.

спб

В стандарте не смотрел, но по моим представлениям должно получиться:
byte0-bit7,... byte0-bit0, byte1-bit7, ... byte1-bit0, ... ... byte3-bit0
Mожно посмотреть в книжке "SystemVerilog for Design".
Только вряд ли это называется "приведение типов".

вот и по моим тоже, а по представлению ментор графикс в последних версиях квестасима, видимо нет (начиная с версии 6.5е). у них в последних версиях вообще какая-то беда(10.0а я даже копать боюсь - там очевидно косяк в планировщике событий), но об этом в отдельной ветке, когда напишу им очередное послание.
в книжке этого я не видел - там пример с размерностью [3:0] [7:0] (однако, книжка всё-таки не стандарт - на неё не сошлёшься при апелляции ).
ЗЫ: да это наверное не приведение типа, но как точно назвать я не знаю, поэтому не могу сообразить в каком разделе стандарта смотреть

В главе 7. Агрегатные типы данных. Там и картинки есть. Только вникать сложнее.

ага сразу туда и полез, но как-то не заметил где определено правило паковки многомерных массивов с противоположными типами убегания индекса. если знаете где, ткните, плз, конкретно в страницу

В стандарте не смотрел (внимательно). По логике, так, как вы написали - естественный порядок нумерации. Биты нумеруются от старшего к младшему, элементы массива - от младшего к старшему.

Может, картинка из книжки поможет.

спасибо. эту картинку знаю, но ситуация там описанная отличается однообразным убеганием индексов в пакованных размерностях. нужно именно формальное описание из стандарта (как должно быть по логике вещей я знаю)

Попробуйте без typedef, просто byte и int.

на это я пойтить не могу! в реальном проекте иерархия типов намного сложнее (до 5-6 уровней). если б было бы так просто как в примере, я конечно особо не горевал бы.
пока, где нашёл заменил на явное присваивание через циклы. но проект огромный и расставлять костыли везде ток из-за ср....х румын оутсорсеров я не стану. сижу на старой версии Квесты.

Близкое к последнему, что здесь обсуждалось.
Обнаружил разногласия между C и SV.
В языке C битовые поля начинаются с младшего (правого) бита слова, и идут к старшим. Например,

В языке SV биты в упакованных структурах идут слева направо (от старшего к младшему).

почему не работает знаковое умножение


в резултате получаеться неправильный выход
знаковый бит теряеться
постоянно положительный результат

так будет работать
assign OUT = IN * 12'sd1000;

да действительно заработало
правда места много занимает

думаю вот попробовать этот алгоритм
будет ли экономия
http://electronix.ru/forum/index.php?act=a...st&id=65881

А вдруг синтезатор (Квартус, или ещё что) думает об этом не так, как старая Квеста... Я в таких спорных-не-моей-вине ситуациях стараюсь писать так, чтоб понятно всем было. Иначе мало ли что.

Не может ли кто-нибудь поделится файлами примерчиков
от менторовского UVM/OVM cookbook?

Выложил в upload/CODE

Большое спасибо!

а можно поподробнее - что за "менторовский UVM/OVM cookbook" и где его достать?

Рецепты по использованию методологии UVM, доступен после регистрации:
https://verificationacademy.com/cookbook

/upload/DOC/SystemVerilog

Спасибо! Весьма полезная метОда, датируется 2011 годом... на verificationacademy.com после регистрации мне не удалось найти такой полной компиляции UVM+OVM как эта

Привет всем! Я начал работать в UVM, но многие вещи, которые  не понимаю, я хотел бы спросить, если у кого-то есть пример создания UVM testbench?

В дистрибутиве UVM есть хорошие примеры в каталоге examples/integrated.

А есть доступный простой пример использования этого OVM, чтобы можно было понять преимущества и возможности этой фигни?
Жлеательно в виде проекта, с описанием чё нажать чтоб все работало... Для альтеры.

я хочу невозможного??? надо из logic [5:0] сделать стринг, чтоб вывести число на экран через uvm_report. пытаюсь привести через str_val = 'string(logic_val), но пишет всякие символы! ткните носом, пожалуйста(

$psprintf/$sformat ваш выбор

Случайно наткнулся на перевод нескольких страниц обзора новых фич в SV-2012. Перевод хороший, можно было бы сказать отличный, если бы не парочка косяков.
https://freelance.ru/download/?id=395680

Здравствуйте! А в каком разделе стандарта SV четко написано, какие операторы являются синтезируемыми, а какие нет?

В стандарте не описано, но зато есть статья:
http://www.sutherland-hdl.com/papers/2013-...rilog_paper.pdf

Подскажите, куда переехала менторовская UVM cookbook? FTP прошарил - нашел только примеры кода от этой книги.

pub/DOC/Mentor (если, конечно, про местный FTP речь)

Спасибо =)))

P.S. Эту книгу неплохо бы еще в /pub/BOOKS/Verilog/SystemVerilog закинуть

Может быть нужно кому-нибудь:
Uvm Cookbook от mentor 13-го года
/upload/DOC/Uvm

Есть у кого-нибудь вот такая книга по UVM:

Advanced Verification Topics Paperback – January 3, 2012
by Bishnupriya Bhattacharya (Author), John Decker (Contributor), Gary Hall (Contributor), Nick Heaton (Contributor), Yaron Kashai (Contributor), Neyaz Khan (Contributor), Zeev Kirshenbaum (Contributor), Efrat Shneydor (Contributor)
?

Спасибо!

А есть ли у кого книги как писать TLM-модели на systemverilog с использованием/без использования UVM?

Если учесть что UVM вырос из сращивания OVM и VMM, то книги Janick Bergeron "Verification Methodology Manual for SystemVerilog" и Mike Mintz "Hardware Verification with SystemVerilog. An Object-Oriented Framework" должны подойти. Еще, если учесть что эти выросли на основе менторовской AVM, то неплохо прочитать документы от ментора на эту тему. А по самому UVM уже есть два учебника, в том числе один от авторов

На сайте accellera есть юзер гайд и референс по UVM, а на сайте testbench.in есть куча лаб и основ применения.

Не подскажите, где бы можно было приобрести/скачать книгу Verification Methodology Manual for SystemVerilog?
Я так понимаю, для освоения верификации проектов ПЛИС на SV и UVM - это хорошая вещь. Или что другое посоветуете?

Ereminem, вторая страница гугла
http://vdisk.weibo.com/s/aCH4qrkah4ecZ

Нажать синюю кнопку с пиктограммой скачивания.