Вот надо развести внешнию шину на 133МГц расположение планирую сделать таким Проц -> резисторная сборка 33 Ом -> 2 корпуса SDRAM -> 2 корпуса ПЗУ -> FPGA. ОЗУ работает на 133 мегагерцах ПЗУ медленее. Вот вопрос к знающим людям какой разброс допустим на участке SDRAM - CPU и влияют ли участки дарожек расположенные дальше от проца чем SDRAM на работу этого самого SDRAM.

PS: Где взять програмки для того чтобы все это просимулировать может есть на местном FTP никто не поделится.

Похоже вам сначала читать это: http://electronix.ru/forum/index.php?showtopic=7906

Насчет симуляции: самый простой и быстрый способ - HyperLynx(в составе PADS2005SPx), если хочется помощнее - смотрите в сторону Expedition Flow/Allegro, у обоих в составе есть программы моделирования и симуляции целостности сигналов.

Спасиб за ссылку изучил

Вот вопрос где можно взять модели на CPU-EP9302, SDRAM-MT48LC16M16A2, FLASH-S29GL032M, FPGA-EP1k50tc144 чтобы поиграть в HyperLynx

ну судя по тому топу из ссылки сделать можно в виде звезды может найдется тот который покажет как это реализовано на плате ?

Модели берут на сайтах производителей чипов.

Нарыл модели только вот другая проблема не могу их добавить в HyperLynx может кто подскажет как это сделать.

и что считать нормальным сигналом вот то что я прицепил внизу нормальный или нет ???

Для подключения моделей скопируй ИБИС-файлы в папку библиотек HyperLynx-a. Тогда они становятся доступными для выбора.

А сигнал очень хороший. Цепь точка-точка?

да это точка точка

вопрос можно ли в програмке этой посмотреть перекресные помехи с одной линии на другу если можно то как ?

Советую качнуть и почитать тренинг по HyperLynx: http://www.megratec.ru/data/ftp/megratec_t...wkb_a1_rus1.pdf

Перекрестные помехи (Crosstalk) посмотреть можно. Как - написано в этом тренинге.

33 Ома сборки - это для плат с дорожками с волновым сопротивлением порядка 50 Ом. В современных реалиях - слабодостижимая цифра - слишком уж много слоев на плате получается С приемлемыми технологическими нормами и разумным количеством слоев (не более 6 или 8) импеданс на внутренних слоях получается в районе 65-70 Ом и немного меньше на внешних. Потому сопротивление резисторных сборок возможно надо будет увеличить.

Особо аккуратно следует разводить шину данных - лучше по одному слою, максимально компактно, подальше от чувствительных к помехам цепей. Микроновский выходной драйвер - это дюже мощная штука. Всякие прелести с овершотами и андершотами с ними практически неизбежны. В следствие этого следует очень серьезно отнестись к блокировочным конденсаторам и разводке земли. Иначе словите очень трудно детектируемый ground-bounce. Это когда все работает хорошо, но при определенной комбинации бит на шине начинает сбоить Разброс длин дорожек в вашем случае менее чем критичен. Окно семплирования на 133MHz составляет порядка 3-4ns, что достаточно для компенсации практически любого разумного разброса длин между трассами.

Шина управления требует гораздо менее пристального внимания к себе. Сложности в вашем случае могут возникнуть из-за шинной топологии - каждая дорожка должна идти к двум корпусам. В принципе, ничего особо страшного здесь нет, но попытайтесь сделать их длинну минимальной. Как показывает опыт, согласование управляющих линий резисторами не требуется, память имеет неплохие запасы по овершотам и андершотам, а работа на две нагрузки дополнительно улучшает ситуацию. Однако следует проконсультироваться с мануалами производителя на процессор - возможно его драйвера тоже сделаны с большим запасом по мощности. Разумный разброс длин в этом случае тоже не критичен.

На сколько я понимаю, с ОЗУ работает только процессор. Вы же не пытаетесь обучить ACEX 1K50 работать с SDRAM на частоте в 133MHz?

Конечно плис нужна только для реализатции разного рода хитрых интерфейсов а пашине данные будут попадать в нее.

поциталь документ про звезду сделал ее подобие получиный сигнал прилогаю

как вы его оцениваете удовлетворительным или нужно еще боротся ?

А если сигнальные линии расположить во внутренних слоях а внешние запилить металзацией будет не лудше как думаете ?

Полученный сигнал практически идеален, только частота в вашем случае 100MHz, а не 133 Шучу, поскольку для согласования линий частота в вашем случае не критична.

При моделировании обязательно необходимо ставить вопрос о чистоте эксперимента и соответствия реальности выбранной модели. Иначе HyperLynx покажет замечательные результаты, а в реальности будет кака. По поводу конкретно разводки - думаю, что сигнал на таких частотах обязательно должен иметь референсную заливку под ним и/или над ним. Более того, HyperLynx не умеет считать импедансы дорожек, если они не имеют под собой никакой заливки.

По выбору слоев для разводки - линии данных лучше располагать по верхним слоям только потому, что вам не надо будет ставить переходные отверстия для выхода на контактные площадки согласующих резисторов. Во всех остальных смыслах никаких предпочтений по слоям для разводки линий данных нет. Шинную топологию по разводке сигналов управления я посоветовал из собственного положительного опыта - у нас шина работает и не сбоит. Правда, еще не в серии.

Нет частота действительно 100 МГц перепутал насчет метализатции у меня два внутренних слоя сплошной метализации земля и 3,3в питание

Можете сказать основные признаки плохова сигнала ?

Ну - это просто. Если сигнал значительно и на длительное время превышает предельно допустимые значения напряжений для входа - значит он будет излишне нагружать входы приемного устройства, если при этом во время переходного процесса значение напряжения попадает в зону неопределенности, то у приемного устройства будут и вообще проблемы с корректным распознаванием передаваемой информации.

А сколько в общем слоев на плате и каковы растояния между ними?

Слоя вообще 4 растояние между слоев 250 мкм

Выглядит так, что растояние между слоями у вас составляет 10 mil. Ориентировочно, разводку придется выполнять дорожками по 10 mil или немного шире - могут быть проблемы при плотной упаковке корпусов на плате. Еще, такой дорожкой вы вряд ли пройдете между ногами TQFP корпуса - могут быть сложности с трассировкой.

Дорожки использую 0,22мм плотнасть низкая достаточно так как это чтото типа отладочной платы ! Как развиду выложу посмотреть

И еще вопрос к бывалым нужно ли делать управляющие линии (RAS,CAS,SDCLKE,SDWE,DQM1,DQM2) и клок SDCLK более длинными чем линии данных и адреса и на сколько ?

Тот самый "топ" затевал я и собственно сам и разрулил. Теперь активно использую топологию типа "звезда". Очень удобно. А что собственно интересует?

Этого делать не нужно. Просто необходимости в этом нет. Ну увеличите вы сетап на адреса/данные на сотню пикосекунд, но при окне семплирования в 3-4 наносекунды это существенно никак не отразится. О прецезионном выравнивании дорожек необходимо начинать заботиться для DDR памяти при рабочих частотах порядка 266MHz и выше - там это реально необходимо, поскольку там окно семплирования сужается до 1.5-2 наносекунд и задержка в 100 пикоскунд становится уже заметной, особенно в пределах одной группы.

меня интересует собственно реализатция самой звезды ну и терминаторов на сдрам как это красиво зделать на 4 слоях

4-х сигнальных? Или 4 слоя всего? Если всего и отбросить 2 слоя на питания - задача не из легких.

Это делается в 2-х сигнальных слоях. Для 4-х девайсов на шине ветки размещаются диагонально. Кстати неплохие результаты дает размещение одного из девайсов в центре звезды. В любом случае надо выполнять предварительную оценку целостности сигналов. Необходимо также помнить о том, что звезда очень чувствительна к разнице длины лучей. См. High-Speed Signal Propagation Howard Johnson гл. 12.9.1.

наверника все это базируется на на том что отражение волны от конца каждого из лучей придет через одинаковое время и погасит друг друга там еще с фазами волн помница какието должны быть замуты

Именно так. При наличии хорошего выравнивания длин лучей, согласование в виде параллельных терминаторов не требуется. Максимум, что может понадобиться - последовательное согласование при наличии мощного драйвера на конце луча. Обычно хватает 10 - 33 Ом. Точность выравнивания зависит от частоты сигнала. Для 50 Мбит хватает точности 0,5 - 1 нс. При более высокой частоте, точность должна быть выше.

2 asen:
Немного не по теме вопрос: зачем к EP9302 прикручивать по два корпуса SDRAM и Flash?

Flash 8 с организацией 8х4М а SDRAM разные корпуса на разных CS висят на случай если одного корпуса не хватит

Так Flash, получается, одна?
SDRAM можно поставить и 64Мбайт одним корпусом - больше, по-моему, незачем.

Нет флешы 2 корпуса каждая по 8 бит

А чем 16 бит не устраивает?
Просто кажется несколько странным такой подход - сначала до предела нагрузить шину, а потом мучаться с разводкой

Извиняюсь что не по теме...
А это уже "предел" шины? Я то хотел на EP9315 нагрузить 4 SDRAM (8 битных), Flash 16 бит и ISP1581..
Неужели не взлетит?

Значит так. Я делал. Разводил 16 битную, при циклоне первом. Тесты на EMC итд прошла (в корее тестировалось)
1. Звезда нормально.
2. Резисторы на шину данных желательны. Они не для согласования линий, а для того чтобы она не шумела сильно. Также нужен на клок.
3. Я ничего не моделировал специально.
4. Растояние у меня было не большое. (тоесть совсем рядом)
5. Есть рекомендация, сделать вырез в виде буквы П под разводкой SDRAM. Та часть П которая сверху,должна быть под SDRAминой и пересекать ее в том месте где земля шины данных разделяется с обычной землей.
6. Критичен там только сигнал клока, остальные могут звенеть довольно сильно.

ПЗУ и СДРАМина висеть должны на разных шинах.

Тестирование я проводил по проверке на запас по частоте - задрал клок до 200 мегагерц, оно работало.

Пожалуй, еще не предел: у меня стояло максимум 5 устройств на шине - никаких проблем замечено не было. Хотя в "больших" циррусовских китах буферизировано все, кроме SDRAM.

Но я не о том: вот, например, в Вашем случае - зачем нужно ставить 4 * 8 бит SDRAM? Это же куча корпусов, лишняя емкость на шине адреса, усложнение разводки и т.п. Почему нельзя поставить 16 или даже 32 бита?
Использование нескольких банков SDRAM на разных CS, по-моему, тоже странная идея. Зачем?

Посмотрел 32 битные, например Micron и у на сайте написано что микросхемы с объемом более 128 мбит End of life... как-то насторожило, хотя 16 битные и 8 битные вплодь до 512 выпускаются. Не хочется проблем чтобы их найти.
Я хотел 128 мб RAM, конечно в серию это не пойдет, но так как ещё требования к интерфейсу девайса окончательно не сформировались и хотят видеть что-то промежуточное чтобы определиться Вот и решил сделать с запасом чтобы и отлаживать удобно было (а то я умудрялся все 64 мб съесть отлаживая полностю в RAM)

поставть 2 набора по 2 16битных как-то нехотелось из-за того что физическая память будет фрагментирована и придётся ещё хитрым образом OS модифицировать.. (вот в WinCE я так и не уверен можно ли без особых проблем так сделать..)

а если ставить 2 * 2 * 16 то шина адреса будет не так сильно нагружена? и не возникнет неприятностей с шиной данных...

А теперь по теме Экспортировал промежуточную разводку в HyperLynx, подключил IBIS модели ep9315, IntelFlashP33 (хотя у меня используется P30, но там не нашел её), и MT48LC32M8A2TG.. на ISP1581 что-то модели не нашел и поставил модель от флешки. Плата 4 слойка, 5mils /5 mils.
Запустил и .. фигня какая-то...
Моделирование на 133 мгц.
Нажмите для просмотра прикрепленного файла

Линия А12 Нажмите для просмотра прикрепленного файла. Это нормально что пики уходят за 4V и к -1??

А вот и самая короткая A20 Нажмите для просмотра прикрепленного файла но тоже ведёт себя как-то нехорошо.. я даже такого не ожидал

Линия RAS, CAS и тд что-то среднее между A12 и A20.
Шины A0-A7, которые используются и в ISP1581 похожи на A12

Шина данных ведёт себя похуже..

Допустимы ли такие пики? или надо резисторы ставить последовательно? или ещё чего-то
HyperLynx рекомендовал R-C AC цепь..

A12 ведет себя отвратительно 80%, что в реальной схеме будут проблемы. Нижний ключ драйвера совсем дохлый. Спасти может повышение импеданса проводников и параллельных терминаторов, применение RC параллельных терминаторов или попытаться согласовать последовательно у драйвера. А вот A20 ведет себя вполне пристойно - можно оставить и так, хотя я бы поработал еще над согласованием. И еще: не оставляйте висящих проводников, как на U15. Такие места вызывают сильные отражения.

Вы не те шины ИМХО смотрите. U2.V8 выглядит СТРАННО. Очень. Вы уверены что он правильно включен?
И разведено немного не так.

А какие надо смотреть?
Всмысле СТРАННО? правильно включён это про pinout? если про него то проверил, правильно.
Развел как рекомендовали
Нажмите для просмотра прикрепленного файла
На драйвере картина кардинально улучшилась а вот на всём остальном не очень =(
Нажмите для просмотра прикрепленного файла


Так я и думал что проблемы будут =(
Паралельных никак не получится выход по постоянному току маленький:
AD[25:0] EBUS 8ma Shared Address bus out
DA[31:0] EBUS 8ma PU Shared Data bus in/out

А последовательное сопротивление куда лучше ставить ближе к драйверу?
А у RC параллельных терминаторов никаких побочных эффектов не бывает?

PS: Вот посмотрел на разводку обычных PC133 там с контакотов адреса идут к центру модуля и далее трассы вправо к 4 микросхемам и влево к 4.. работает же както..

Выглядело так, будто этот пин работал на передачу. вместе с пинами SDRAM.

К источнику сигнала. И к приемнику тоже. В идиале это должна быть согласованная линия.

На мой взгляд, все неплохо у вас. Главное во всем этом, не все эти "ужасные" и некрасивые сигналы, а чтобы клок был нормальный. И чтобы к моменту прихода клока был гарантированно или ноль или один. Что будет между клоками, никого не волнует.

Адресный пин на SDRAM невозможно даже сконфигурировать на передачу
А выбросы за 4V и менее -1V не способны убить микросхемы?
а то в Datasheet ах в Absolute Maximum Ratings
к EP9315 Digital Input voltage Min: -0.3 Max: RVDD+0.3 V (RVDD = 3.3 V)
к Micron у Voltage on inputs, NC, or I/O pins relative to VSS –1 +4.6 V
к JS28F128P30 Voltage on any signal (except VCC, VPP) –0.5 V to +4.1 V
к ISP1581 VI input voltage -0.5 VCC + 0.5 V (VCC = 3.3V )
меня волнует могут ли эти выбросы поубивать что-то..

Не обратил внимания. Сори.

Нет не могут. Выше защитных диодов не выпрыгнут. Но вот если рядом с микросхемой не будет конденсаторов, (влепили бы вы туда, прямо на обратную сторону микросхемы, где земляные пины шины данных. (вы прочтли что под ними рекомендуется вырез делать, чтобы СДРАМ не шумела на всю остальную схемму?)). В общем если не будет конденсаторов, то они могут и питающее напряжение микросхемы забросить за 3.3 вольта, или вниз спустить. А это уже серьезно.

Нет. Как раз этого опасаться не стоит.

Спасибо!
А вот про вырез мне ничего не попадалось, можете подсказать где про это прочитать можно?
Я там понаставил 7 кондеров на каждую SDRAM, по одному на каждый пин питания..
А "земляные пины шины данных" это как раз VssQ?
Их лучше куда лепить поближе к пинам питания или земли?

ХЕЗ. Я не помню. Посмотрите на сайте TI в описании их DSP TMS320C6000, посмотрите на сайте Альтеры, на сайте микрона, аналогового девайса (юлекфин). Вообще почти ко всем процессорам, которые работают с SDRAM, обычно идет описание, и каике-то рекомендации. Я не помню где я это видел. Я этим полтора года назад занимался.

Думаю что это перебор, хотя я сделал также. Но у меня одна была SDRAMина (вы абсолютно уверены что вам нужно так много?)

Да.

Вообще, то что земля у нас 0 а питание +5 вольт, пошло со времен ТТЛ серий. У них порог переключения был ближе к минусу, чем к плюсу. К примеру у ЭСЛ серий питание это -5.2 вольта. Так что к чему лепить ближе, это чистая условность. Главное чтобы по-короче. И самый главный сигнал в SDRAMинах это КЛОК!!! Он должен быть максимально чистым, и должен идти подальше от всех остальных сигналов.

Моделировать надо в Eye Mode. Там все видно гораздо лучше. В качестве примера привожу картинку. Видны фронт, спад и вершины сигналов. Также включено наложение маски допустимых значений. Сверху и снизу ограничение ставится согласно Absolute Maximum Ratings, внутри согласно пороговым значениям логических уровней для данного девайса. По горизонтали ограничение ставится согласно диаграмме работы девайса. Используются времена Tsetup, Thold. Отсчет идет относительно фронта тактового сигнала. Сигнал не имеет права попадать в запрещенные зоны.
Как я уже говорил ранее сигнал A12 надо серьезно править. Никакие ужимки и прыжки тут не помогут, а рассуждения типа clamp-diode сожрут выбросы и не парься надо считать околонаучным трепом. Диоды эти еще и выгорать умеют, если превышен Absolute Maximum Ratings. На шине A12 весьма серьезный звон, никакие конденсаторы и земляные лепестки не помогут. Звон создают подключенные по ходу шины входы микросхем. Для первой пробы можно в режиме LineSim добавить последовательное согласование на драйвере, если не поможет, попытаться отвязать резисторами от шины входы микросхем - это позволит уменьшить отражения по ходу шины. Обязательно надо устранить висящие хвосты.
Блокировочные емкости предназначены для подавления помех, порожденных именно тем девайсом, около которого они стоят. Для примера: предельная рабочая частота хорошего конденсатора 1нф X7R в режиме около 200МГц (плохого гораздо ниже), а период частоты пульсации, порожденной драйвером равен времени нарастания/спада фронта сигнала от 10 до 90%.

По поводу овершотов и андершотов у Хилых был некий аппнот или white paper - сейчас уже не вспомню. Там было популярно разъяснено, что даже если кламп-диод и не выгорает сразу, то это все еще не решает проблему, поскольку при длительной работе в таком режиме деградируют и со временем выходят из строя выходные транзисторы выходного каскада. Т.е. получается такая себе мина замедленного действия - устройство отработало полгода-год и все, дальше начинает сбоить или вовсе перестает работать. Потому, если планируется серийное производство к вопросам согласования необходимо подходить со всей возможной ответственностью.

Всецело поддерживаю Paul - при серийном производстве необходимо полностью понимать режимы работы схемы и взвешивать возможные риски связанные с экономией на слоях разводки, блокировочных конденсаторах или последовательных терминаторах.

В качестве заметки на полях. Создается впечатление, что 90% участников данного обсуждения не знакомы даже с азами Signal Integrity и Power Integrity. Говоря "а поставь там ххх конденсаторов и все получится", неплохо было бы привести хотя бы примитивный расчет импеданса системы распределения питания, а говоря о том, кто с кем конфликтует, неплохо было бы проанализировать коэффициенты отражений по концам линий и на неоднородностях по ходу линии. Отражения происходят даже на переходных отверстиях, не говоря уж о подключенных пинах со своей неслабой емкостью и индуктивностью. Давая советы, неплохо было бы опираться не на то, что "типа сделали и оно работает...", а привести хотя бы ссылку на умную книгу (типа High-Speed Signal Propagation) или результаты собственного моделирования.
Немного по поводу AppNote производителей. Не надо их воспринимать как догму. Они приводят данные для МИНИМАЛЬНОЙ РАБОЧЕЙ КОНФИГУРАЦИИ В ТЕПЛИЧНЫХ УСЛОВИЯХ. При этих решениях не гарантируется работа во всем диапазоне температур и нагрузок. Как правило приводятся данные для РАСЧЕТА необходимого количества конденсаторов, допустимых параметрах Signal Integrity и т.д., а готовых решений типа "хватит и 5 конденсаторов по 0,1 мкф" надо категорически избегать.

Я бы так не сказал. Он пишет что критично и что не критично. "Звон" по линиям связи это тоже критично. Но не стоит забывать, что рассчитав таким вот образом импеданс, чтобы он был в реальности, придется и печатные платы делать с контролем импеданса. Иначе все эти моделирования смысла не имеют.

Во-первых: контроль импеданса проводника заказать не проблема и получить его с точностью не хуже +-7 Ом.
Во-вторых речь шла об импедансе системы распределения питания, а это немного другое. Этот импеданс складывается из распределенного ESR пары питающих слоев и сосредоточенных ESR подключенных к ним конденсаторов.
В-третьих разговор идет не о "критично - не критично", а о том, что при разработке надо СЧИТАТЬ САМОМУ, а не надеяться, что дядя посчитал правильно. Дядя не будет нести ответственность за проваленный проект.

В принципе можно посчитать как ESR сопротивления конденсаторов, которые висят на питающих выводов каждой из микросхем. Это проще и надежнее, так как проще с индуктивностью внутренних слоев. Это раз. А два, то такие провалы очень хорошо видны осцилографом, и в принципе, даже если есть очень большой ляп, то перепаять конденсаторы не проблема. Ну а три, так ни разу не видел, чтобы дядя давал четкие рекомендации по номиналу и типу конденсаторов. Рискну предположиь, что если таких рекомендаций нет, и написано что любой конденсатор на 100 нан, на каждую пару питание/земля то можно не заморачиваться рассчетами а ставить по конденсатору на каждую пару.

Вернёмся к А12..



Итак поэкспериментровал я с последовательными сопротивлениями.
Поставил после U2 (R1) и перед флэшкой (R2).. Флешке-то (U18) 133 mhz не нужно =)
HyperLynx рассчитал R1=51 R2=47 .. многова-то для R1 в итоге rise & fall time явно неприемлимы
Нажмите для просмотра прикрепленного файла
Поигрался с R1 и R2 стала, конечно, линия не соглосована
Нажмите для просмотра прикрепленного файла
но характеристики получше



А поподробнее можно... ?

в Datasheet к Micron' у сказано
Address hold time tAH min 0.8 ns
Address setup time tAS min 1.5 ns

Клок я понимаю настолько ужасен, что неприлично показывать...
(Это через сопротивление в 51 ом)
Нажмите для просмотра прикрепленного файла

В даташите
CLK high-level width tCH min 2.5 ns
CLK low-level width tCL min 2.5
Может сделать трассу для него пошире? как его можно улучшить

и если переразводить то как лучше?

У вас примерно столько и получается. (ну почти).
Вы, вообще, считали волновое сопротивление шин? Или что вы подразумеваете под "трассой?

Меня наверное опять будут ругать, но посмотрите на материнках. Поищите старые, где PC-100 находится, сдуйте с них все микросхемы, и просто посмотрите.
Общие правила, это без резких изгибов, плавно, чтобы все линии были примерно одинаковой длинны итд. У меня была всего одна СДРАМина, и растояние до нее было "в плотную". Вам я могу посоветовать разводить так, чтобы линии были примерно одинакогой длинны. Чтобы ширина линий была не от фонаря (посчитайте волновое сопротивление). В общем, посмотрите на видеокарточке.

HL обычно перестраховывается с согласованием и дает слишком большие значения. Я беру значения ряда Е6 в меньшую сторону, а дальше настройка при моделировании. Здесь важен баланс скорость/выброс, т.е. больше скорость фронта - больше выброс.
Нужны эти времена:
Address hold time tAH min 0.8 ns
Address setup time tAS min 1.5 ns
Теперь о маске "глаза". Для простоты понимания приведу для 100 МГц, т.е. период 10нс. Клоковый сигнал имеет фронт на 50% диаграммы (в предположении, что клоки выровнены и скважность =2, а как же иначе?). Считаем 0,8нс - это 8%, 1,5нс - это 15%. Итак левая граница горизонтального участка "глаза" - 35%, правая 58%. Клюв примерно еще +- 5-10% в соотв. сторону, т.е. 30% и 63%. Так мы получили внутреннюю область запрета.
Теперь о топологии. Наблюдается большая задержка по плате, хотя согласование хорошее, можно даже попробовать уменьшить резистор до 33 Ом. В целом надо уменьшать длину пути. Как вариант можно предложить организовать несколько выровненных веток по 2 - 3 кристалла на ветке. Можно попробовать включить как по очереди, так и симметрично разветвить около пары кристаллов. Получится поддерево. Для однонаправленных шин все будет путем, для двунаправленных надо будет искать другое решение.
Итак можно рассмотреть 2 варианта топологии. Оба прилагаются. Поз обозначения в соотв. с Вашей топологией, времена по цепям условные, номиналы резисторов тоже.