Это пока что не предложение работы. Нужно прицениться, чтобы утвердить бюджет у начальства.

Сколько стоит и в какие сроки может быть выполнена работа по трассировке печатной платы устройства, по сложности и функционалу сопоставимого с современной топовой видеокартой.

$0.20 - $0.25 за пин
Время зависит от количества этих самых пинов и сложности. Может быть и неделя и месяц. Очень много времени уходит на согласование и передачу схемы с требованиями (и правилами).

В среднем 6-8 недель, 10-14 слоев, 5 класс, ручная работа без (авто)трассировщиков, $2k...$3k

> по сложности и функционалу сопоставимого с современной топовой видеокартой
они знают сколько стоит разводка топовой видяхи
http://ati.amd.com/products/index.html
http://www.nvidia.com/page/home.html


т.е. стоимость двух видях

Мог бы сделать, пишите в личку...

я думаю вы тут не один такой

Да вы что, господа, всерьез рассчитываете развести плату с GDDR3-GDDR5 и с процом на борту под 800-900МГц за пару недель - месяц? Вы тут совсем белены объелись, или хотите сказать, что круче вас быть могут лишь яйца, или вы хотите деньжат срубить побыстрому, навешав лапши на уши "заказчику"? Ну, надо же все-таки адекватней смотреть правде в глаза.

А Вы такие платы годами разводите, что-ли? И частотами пугать не надо. Они большей частью внутри микросхем живут. А пару сантиметров по плате - это не апофеоз технических трудностей. HyperLynx никто не отменял. Но пользовать его должен был автор схемы, а не трассировщик платы.

Сомнительна способность заказчика выдать список требований к цепям. А преобразовать их в "правила" уже несложно.
Кроме того, сомнительна способность "кафедры N вуза M" заплатить хоть какие-то деньги.

Ага, ага.. Хотелось бы взглянуть на топовые модели разведенных плат всех откликнувшихся соискателей..
И чтобы было указано кол-во слоев, пинов, недель и затраченных денег..

А то,.. "обещать легко, - жениться трудно"..

Коллега, кафедре ВУЗа НЕ НУЖНА такая плата. Сказать "как топовая видяха" - это ничего не сказать.
Разводку топ-плат делает дизайнер чипа (компания, не человек). Далее этот референсный дизайн просто копируют. Экстремалы - пробуют подкрутить по мелочи. Иногда удается, чаще - нет.

Тот, кто способен нарисовать ТАКУЮ схему, способен сформулировать требования к разводке. И знает, к кому обратиться с разводкой. Предыдущие платы он же не лазерным утюгом делал... А если это Первая Кафедральная Плата, то удачи тому, кто "попадет" на ее разводку.

Коллега, пока нет схемы или хотя бы bom'а, говорить вообще не о чем..
Кроме того, нужны требования по геометрии, числу слоев и пр.,пр...
В конце-концов, любую плату можно развести если число слоев PCB больше чем ЧислоПинов/2..

Хоть xDDR3, хоть xDDR10 - правила и задачи одни и те же: обеспечить передачу сигнала в физической среде без потерь. И почему-то сложилось мнение, что задачи эти стали решились исключительно во времена алтиумов, каденсов и пикадов. Но смею напомнить, что в глубокой (по нынешним меркам) древности в до-писиковую эпоху инженерный люд все-таки строил и радиотелескопы, и спутники "Горизонт" и многое другое... Правда топологию чертили (выклеивали черной изолентой) на ватмане, переснимали с синим светофильтром, получали фотошаблон и далее везде... Однако, и на 60GHz аппаратуру делали, и станции "Мир" работали о-о-чень долго.

Это сильно Надо запомнить

хочу добавить свои 5 копеек в дискуссию по определению трудозатрат.
Сначала лирика
Как то давно попался один импортный документ написанные неплохими специалистами своего дела. Не знаю для каких целей он писался но пара мыслей оттуда заполнилась надолго. Смысл первой свелся к тому что плату можно развести если площадь всех компонентов меньше площади которая доступна для трассировки. Если доступная площадь меньше то компоненты предлагается перенести на другую сторону.

Вторая мысль больше похожа на стёб и ее смысл своится к тому что если часть проводников на той площади платы и на том количестве слоев развести никак нельзя то это означает что компоненты расставлены плохо.

А если серьезно то на все современные чипы есть такое количество апликух (не считая эволюшн бордов с послойными раскладками) что какая бы сложность не было дольше 6 недель (на чистую трассировку с проверкой) закладывать просто несерьезно.

А вот такую PCB за 6 недель разведете?

Не знаю как в той системе проектирование которой Вы пользуетесь а в Mentor Graphics есть такие функция как COPY CIRCUIT или RESOURCE BLOCK. С их помощью рисование 6 одинаковых фрагентов занимает в 6 раз меньше времени. Даже если эти фрагменты отличаются какими мелочами.
Так что ничего фатального для 6 недель я не вижу.
Надо всетаки добавить что 6 недель это чистое время и кроме этой работы все остальное надо отложить. и 6 недель это для того кто уже все необходимое держит в голове (все необходимые апликухи, особенности работы среды разработки, требование производителя микросхем, требование производителя печатных плат, требования тех кто будет платы монтировать)

Ключевое слово "держит в голове". Как шутят художники "чтобы написать шедевр нужно брать нужную краску и класть на нужное место". Все просто.
Также и у Вас. Для того чтобы поставить одно переходное нужно 10 секунд. А чтобы определить куда его ставить требуется два часа.
Если Ваши 6 недель это в расчете на одно переходное 10 секунд. Тогда подготовительная работа "держит в голове" требует времени устремляющееся
в бесконечность. Я тоже думаю, что развести плату такого класса за месяц и 0.2$ за пин может только выдающийся гений по разработке печатных
плат, великий бессеребренник, и по совместительству admin нашего форума Nixon.

А кто Вам сказал, что эти фрагменты отличаются "какими-то мелочами"?
Вы по ссылке-то ходили? Блок-схему видели? Так может, заметили, что все FPGA подключены по-разному?

Например:

FPGA D,E,F подключены к 400-pin MEG Array connector, а остальные - нет.
FPGA D,F подключены к Gb-Ethernet, а остальные - нет.
FPGA A подключен к PCIe, а остальные - нет.
FPGA С подключен к MICTOR, а остальные - нет.
Кол-во соединений FPGA A-D,B-E,C-F тоже различно - 200,120,240 pins.

Или всё это - мелочи?

да да, это всё незначительно .... как впрочем и

Господа, господа. Не надо оваций и комплиментов, давайте по существу вопроса.
Что-то вы там написали, господин Компот? Развожу ли я такие платы годами? Где ж я такое написал или упомянул об этом? Я лишь указал, что такого уровня сложности платы, как топовые видеокарты за пол-месяца/месяц развести в нашей действительности практически нереально. За полгода - реально. Но я не писал про годы. Что вы там говорите, все частоты живут внутри чипов? Ну, не знаю, не знаю. Отчего-то мне казалось, что даже устаревший на данный момент чипсет для устаревшей уже платформы на базе проца Атом от Интел имея на борту ДДР2 мог ставить частоты на ДДРе2 до 533МГц. HyperLynx конечно же тоже никто не отменял, также как и встроенный в Экспедишн ICX/TAU. Но пользоваться этими системами моделяжа придется в нашей реальности практически 100% самому проектировщику платы и отнюдь не просто кнопки давить. А понимать много и много всяким моментов. К, примеру, что HyperLynx при анализе проводников не учитывает разрывов плейнов под ними.
Что-то вы там писали, господин HardJoker? "Однако, и на 60GHz аппаратуру делали, и станции "Мир" работали о-о-чень долго. " Само собой делали, но ведь не за две нели же и не за месяц. И условия труда тогда были иные, имело огромное значение тогда политическое устройство страны. Типа, партия скажет надо Вася, и Вася будет делать днями и ночами. А то, что при испытаниях ракета взорвется и сгорит хренова туча людей вместе с Главным маршалом артиллерии М.И. Неделиным - ну, так про это мы помолчим себе в угоду. И работали эти станции и спутники долго, потому как их не клепали за полмесяца. Да и ДДРов тогда не было. Ну, не сделать сейчас реально плату с ДДРом на борту без Аллегры или Экспедишна. Изоленты маловато будет.
Что вы там писали, мистер PCBExp "есть такое количество апликух (не считая эволюшн бордов с послойными раскладками)" - да вы полмесяца только трахнете(прости меня боже за сии слова) только на их осмысление. COPY CIRCUIT? Но ведь это же не тупое средство копирования. Экспедишну еще указать придется, какие именно компоненты вы собираетесь пихать на плату, а то он вам налепит копий, затрахаетесь(господи, вырвалось, уж, не прогневись) потом либо схему переделывать, либо править топологию(Annotation) никто не отменял.

А реалии бытия таковы, что чтобы нормально решать на данный момент задачи по проектированию МПП с ДДРо-подобными интерфейсами Пикада и Оркада недостаточно(и уж тем более изоленты). И опыт должен иметься соотвествующий, именно по ДДРам. В одном флаконе сразу и дифпары с опорными слоями, и т-образные отростки с выравниваниями по сегментам. Даже Экспедишн до недавних пор не мог трассировать Т-образные участки проводников в случае диффпар. И несколько классов цепей с выравниваниями в классе и между классами, а то еще и с другими правилами в разных участках платы. А если это все надо запихать в маленький объем со слепоглухонемыми ПО на КП? А если рядом придется пихать какие-нибудь сгустки диффпар с опорами по следующему слою? Или питалово излучающее? А если вам проц попадется с шагом 0,6 и ваш "заказчик" скажет: "Нет, ну нам на хер(господи, ну ты в курсе?) не нужны ваши 10-14 слоев по причине их дороговизны(http://www.ncab.ru/front_end/pages/news/10). Будьте любезны милостивый сударь разводить плату с классом точности HDI при 75/75 микрон проводник/зазор"? А если вам заказчик скажет, ну, Вася, мне тут твои червяки-проводники не нужны, ты мне тут дупло просверли, да еще контуром с Эйфелеву башню. А эту микруху отдери и вместо нее 5 вон тех, но побольше поставь? Да этих "если" одних будет на месяц.

Ну, надо же все-таки отчет себе отдавать какой-никакой. Понятно, что желающих свахлять нечто глючащее в лучшем случае будет хоть косой коси. Дело ведь надо делать так, чтобы дводить его до реального, рабочего продукта без косяков по максимуму. А бить себя в грудную клетку кулаком с выдохом: "Я, я, я..." может каждый.

Также, впрочем, как и:

С этого надо было начать – я не предлагаю себя в качестве исполнителя. Я лишь поделился своими соображениями по вопросу определения трудозатрат. Поскольку раз в полгода эта тема для меня самого становится актуальной. Профиль разработок – телекоммуникационное оборудование. Наши заказчики – европейцы, а конкуренты китайцы поэтому у меня есть некоторый опыт заочной конкурентной борьбы.

Сначала лирика - что то слишком много эмоций по-моему срочно пора в море остужаться.

Теперь по делу. Товарищ начавший топик сказал что речь идет об устройстве сравнимым с топовой видеокартой. Я наверное отстал от современного видеокартостроения но вроде как больше двух супер SоC туда не ставят а если и ставят то совесть не позволит сравнить это с видеокартой. Плюс к ним максимум 4 чипа памяти, если 8 чипов я бы это оговорил отдельно. Все подобные SOC точно богаты на апликухи и если уж разработчик имеет даташит то апликухи точно должен иметь. То что работодатель выложил вместо ТЗ конечно маловато но если его внимательно читать то о суперкомпьютере речь вроде не шла. Но сейчас я уже не уверен

Не знаю как у Вас у в нашем заведении апликухи принято читать на этапе рисования схемы. Даже если все делается в одно лицо (и схема и плата) то кто то должен потом схему проверить (иначе пять ревизий как минимум и перелом мозга в финале). и море не поможет...

Что касаемо опыта работы в Менторе - это вообще несерьезный разговор. Я как и все наверное первых пару раз помучился с копированием но это было давно. Моделирование вопрос отдельный и очень сложный. Обычно его заменяют как раз апликухи и если точно следовать их рекомендациям то обычно фатальных расхождений не случается.

Что касается 10 секунд на переходное отверстие - это перебор. Оно ставится двойным кликом. причем сразу безошибочно - на то он и Ментор. Потом кончно цепь можно подвинуть если она входит например в шину но это не два часа - секунд 30 обычно хватает.




http://electronix.ru/forum/index.php?showt...57745&st=45 - вот это было нарисовано с нуля за без малого 3 недели и еще полторы проверялось. сейчас сделано около 500 штук. дышит как часы

Ага, не плохо.. Но до "топовой видеокарты" сильно не дотягивает.. Сколько слоев получилось?

6 слоев, как я понимаю.. А сколько выводов у BGA? И какой шаг?

Слоев всего шесть. но это и не шесть недель. шаг у INFINEONа 1 мм. Заказчик выбрал такой чтобы плата по 5 классу проходила.

А выводов-то сколько?
И ещё.. Платы с несколькими BGA разводили? Скажем, штук 5 или 6 на плате и чтоб пару BGA'шек с числом выводов > 400?

"сильно", это ещё слабо сказано. Бахвалиться PCBExp простым трёхнедельным девайсом как то не серьёзно...

сравнили ... с пальцем. право - смешно.

Самовар не мой.. Было заявлено:

Так а я сопсно владельцу самовара и писал .

"Слоев всего шесть. но это и не шесть недель. шаг у INFINEONа 1 мм. Заказчик выбрал такой чтобы плата по 5 классу проходила."


По-моему, все-таки отсутствует понимание сложности мероприятия с трассировкой всяких там дифференциальных пар и интерфейсов типа DDR(в особенности). То что вы продемонстрировали называется разводка, а плата видеокарты - дизайн. Разница есть, поверьте, и весьма существенная.

у того инфиниона ног 324. Плат с 5-6 BGA я не рисовал 3 штуки было. сколько у них ног было я не помню но не больше 400 скорее всего. Но все это даже не математика - это статистика. Обычно больше половины ног это земля и питание. И их трассировка просто удовльствие (в менторе по крайней мере) выделяете все ноги и жмете F2 и фанауты выстраиваются в красивый порядок. процентов 30 сразу попадают в свои полигоны. еще для 20% выводов полигоны надо дорисовать. и такое проактически у всех. или AD по другому делает свои камни?

Сейчас я "докуриваю" "ДИЗАЙН" (выделено для Ув. grey) SoC BROADCOM BCM56024 896 выводов - сплошная матрица 30 на 30 без угловых выводов на нем висит BCM5464S (BGA354) и три BCM5248 (QFP128) всего 110 дифпар и три RMIIных шины по 40 ниток. Весь дизайн нарисован в 4 документах - ошибиться надо постараться. Если это уникальный случай то я снимаю шляпу наверное мне первому так повезло (хотя документы датированы 2007 годом). Их чтение заняло в разные промежутки времени в общей сложности неделю. Я не программист - я занимаюсь схемотехникой. так вот у того 56024 только земляных ног 300. тех кто в 3.3 воткнут быть должен 150. и еще 100 на разные питания. Висит на этом соке DDR ему посвящена целая глава - как ставить на каком расстоянии как резисторы ставить в разрыв как клок подведен и пр. Один из документов посвящен трассировке на разных количествах слоев. там собственно описаны какие ширины проводников и зазоров у каких типов трасс должны быть и как полигоны класть. И это совсем не супер компьютер..... и было все сделано за 3.5 недели..... если через месяц напомните в личку - покажу фото живьем.

Ни-чего не понимаю.. Если:

То зачем "докуривать":

???

Ну, это запросто:



Только не забудьте указать число слоев, число цепей, число пинов, площадь ПП и.., за какую сумму эта работа была сделана..

А сколько времени заняло у Вас рисование этих микрух в Э3 и соответствующих их компонентов на плате?

to blackfin
причин для "докуривания" может быть несколько например проверка или ожидания "ок" от сборщиков. Им например в последний момент сказали что Molex 480332900 раньше 16 недель получить не получится.
а по плате это прямо сейчас слоев 8, пинов 4736, именных цепей 854 всего соединений 3634, всего дифпар 90 так их ментор посчитал (участки меньше 4 мм сделаны обычными) с суммой все совсем просто я работаю за зарплату. Платят регулярно

to Atridies
символ BCM56024 рисовался и проверялся 2 дня но это было еще до схемы BCM5464 рисовался и проверялся сутки спасибо референдизайну. потом в процессе рисования схемы пины между секциями переставлялись (чтобы было меньше межстраничных связей). футпринты рисовались минут по 40. в менторе нет большой проблемы нарисовать BGA задаются количество пинов в матрице шаг и габариты - потом все правится под свой стиль.

А площадь ПП какая получилась?
И что за BCM56024, если не секрет? На сайте broadcom'а её не видно..

Похоже на Ethernet switch.

площадь 203*141 мм. BCM56024 это System on Chip с 32 битным ядром. PDF на нее называется BCM5602X но искать его на их сайте бесполезно. Google мои слова подтвердит. Они его дают только тем кто просит 100К чипов в год. Мы от заказчика получили. А вот BCM5464 действительно свич на 4 линка (оптика и гигабит езернет) с PDF те же яйца тока в профиль

to PCBExp

Выложите, пожалуйста, картиночку части топологии одного из ваших проектов именно ДДР2-интерфейса. Несложно укрупнить в том же Экспедишне и сделать PrintScreen. Если несложно, послойно пожалуйста. с увеличением на местах, где у вас ПО на КП ставятся.

Расскажите плизз, если не секрет: в какой области сей дивайс рубит? То бишь - чего он делает?

ОК, будем иметь Вас ввиду, если не возражаете ($0.20 - $0.25 за пин)..

Хотя, у меня плотность проводов на ПП как-то получалась в 1,7 раза выше чем у Вас,
т.е., на Вашей плате - ~300 nets/дм^2, а на моей - ~500 nets/дм^2 при том же числе слоев..

to Grey
Не хочу Вас разочаровать - ничего особенного в той разводке DDR нет. Она стоит также как на рефдизайне. длины не выровнены только клок без изгибов. Все разведено в 4 слоях - 1 3 6 и 8. где слои 2 и 5 - земля, 4(2.5V под самой DDR и остальные питания на остальной плащади) и 7 (полигон 3.3V). Длины проводников от 25 до 35 мм.

to blackfin
Спасибо конечно, но меня не надо иметь в ввиду. Я НЕ ИЩУ РАБОТЫ! Я всего лишь хотел поделиться животрепещущим на тему определения трудозатрат и сложности работы. Все что я написал о сложностях и путях их нехалявного (!!!!) обхода (с помощью апликух и рефдизайнов) это практика которой пользуемся мы и наши например европейские конкуренты когда участвуем в неком подобии тендора на выполнение работ. Конечно можно в свое удовольствие создать шедевр месяца за три (все проверить в одно лицо, смоделировать лично и даже написать переходными отверстиями неприличное интернациональное слово ), но это, к сожалению, никто не оценит (если конечно речь идет о коммерческом продукте). ДАЖЕ ЕСЛИ ЗА ЭТОТ СРОК ВЫ ПОТРЕБУЕТЕ ТЕХ ЖЕ ДЕНЕГ!

to Atridies
Устройство это будет работать 24 портовым industrial свичом с GE и SFP аплинками

Да ладно, Вам.. Не переживайте.. Я всего лишь хотел пошутить.. РАБОТАЙТЕ!

DDR в 4-х слоях это роскошь, ей и 2-х хватает.

5 крайних рядов выводов с угла этого 896-ногого SoCа в двух слоях на DDR так просто не "растащить". И это уже лишнее время на раздумье для того дизайн и изучался. Ребята из BROADCOM нарисовали дизайн в восьми слоях - если в будущем не нужны претензии надо повторить как есть IMHO. Я уверен на все 100 что эти ребята думали и лучше и дольше и попробовал не один раз.

А если есть лишнее время - думать лучше об отпуске. Себя надо беречь.

Да у нас референсы от них тоже 6-8 слоев, а свои дизайны делать приходится в 4-х, иначе дорого становится. Правда мы с ними же наши дизайны и согласуем, иногда дописывая их даташиты, особенно в части потребляемой мощности

To Uree:

ОК, раз уж пошла такая пьянка, не подскажете сколько по времени делали эту плату: Типа померяемся..

Около 2-х месяцев, чуть больше наверно.

ОК. У меня плата попроще, я делал полтора.. Не дотягиваем мы до PCBExp'ертов, однако..

С той платой, да вообще с нашими дизайнами, есть один момент, который сразу нас "опустит" по времени выполнения - там все сделано вручную, включая подгонку зазоров дифпар Просто софт используется старенький, никаких HighSpeed правил не поддерживает, так что все только вручную...

Ага.. А если добавить к Вашей плате еще 2 или 4 сигнальных слоя, то её вообще можно будет Спектрой за день развести.. Ну, а потом, думать об отпуске, беречь себя..

А потом запустить ее в серию, тыщ на 300 штук. И почувствовать разницу в цене, и забыть о премии... Дешевле делать 2 месяца, но 4-слойку