2 DmitryR - то что вы расказываете - это же связь поведения линии со скоростью переключения сигналов а не с их уровнем..
Разница между 3В и 3.3В на сколько я понял лишь в том, что на 3 вольтах можно есчё Drive Strength выбирать, что естественно влияет на скорость сигналов, но ведь 12 мА от 16 мА не сильно отличаются , то есть кардинально погоды это не сделает..
Или там кардинально драйвера отличается для 3В и 3.3В ??

Я понимаю что взяв в HyperLynx драйвер Cyclone 3 на 3.3В и погоняв его на сотнях МГц я всё увижу, но хочется не быть поставленным перед фактом, а знать почему так..

А если попробовать разместить микросхему памяти на обратной стороне под FPGA? Соединения получатся почти точка-точка.
У меня похожий проект - EP3C25Q240C8N + 64Mbx16 DDR SDRAM.

- можно ли из 6-и DQS и DM использовать один любой? Иными словами... top - это банки 7 и 8, в каждом из них по 4 DQ для DDR (т.е. задействованы оба банка). С другой стороны, банк 7 - это DQS1,3,5, банк 8 - DQS0,2,4. Все равно какой из них задействовать?

Если можно, то действительно может получиться:
ноги A0...A12, RAS, CAS, BA0,1, CKE вроде бы можно на любые IO?

А зачем аж по 6 с каждой стороны?

brag,

А если попробовать разместить микросхему памяти на обратной стороне под FPGA? Соединения получатся почти точка-точка.
У меня похожий проект - EP3C25Q240C8N + 64Mbx16 DDR SDRAM.

Столько разговоров про DDR память, что я тоже захотел такую. Прочитал хандбук и некоторые апноты. Остановимся на корпусе PQFP-240, для многих удобно и дешево за счет ручного монтажа. Для подключения 16-бит DDR2/DDR придется использовать top и bottom банки ПЛИС (как самые быстрые), т.к. сверху и снизу ПЛИС по одной группе по 8 бит. На каждые 8 бит памяти нужны по одному сигналу DQS, DM. А зачем аж по 6 с каждой стороны?
Возникает вопрос:
- можно ли из 6-и DQS и DM использовать один любой? Иными словами... top - это банки 7 и 8, в каждом из них по 4 DQ для DDR (т.е. задействованы оба банка). С другой стороны, банк 7 - это DQS1,3,5, банк 8 - DQS0,2,4. Все равно какой из них задействовать?

ноги A0...A12, RAS, CAS, BA0,1, CKE вроде бы можно на любые IO?

то обычно волновое сопротивление bottom/power какое-попало.

Это с какого это перепуга оно какое попало? Даже если вы не уточнике стек слоев изготовителю, то он сделает межслойное расстояние равномерное, и зная толщину платы и толщину меди можно легко расчитать сопротивление. Но даже если ничего не расчитывать, то у bottom сопротивление такое же, как у top - они же зеркальны.

Обычно все-таки выдерживают сопротивление top и bottom, потому что нет смысла выдерживать сопротивление прямоугольников из меди. Если же вам надо четыре слоя с выдержанным сопротивлением - то необходимо делать даже не шесть, а восемь слоев. В плейнах конечно можно проводник-другой провести аккуратно, но не те сигналы, которые трубуют выдержанного сопротивления.

еще пробовал присобачить DDR 16bit в quartus-e к ep3c10e144, матерится, что сильно много out/io ног заюзано на 12 ног идущих подряд.
попытаюсь еще, уберу DM,.., хочется более элегантный корпус, чем qfp240

К сожалению сам сейчас проверить не могу. Но помню что на меня quartus как-то так тоже ругался. Даже на родном ките от альтеры. Нужно было объеденить io DQ в output enable group. У Вас не тоже самое?

Error: Too many output and bidirectional pins per VCCIO and ground pair in I/O bank 4 when the VREF pin 65 (VREFGROUP_B4_N0) is used on device EP3C10E144C8 -- no more than 5 output/bidirectional pins within 12 consecutive pads are allowed when the voltage reference pins are driving in, but there are potentially 6 pins driving out
Info: Location 64 (pad PAD_89): Pin ddr_a[8] of type output uses SSTL-2 Class I I/O standard
Info: Location 69 (pad PAD_97): Pin ddr_a[7] of type output uses SSTL-2 Class I I/O standard
Info: Location 70 (pad PAD_98): Pin ddr_a[6] of type output uses SSTL-2 Class I I/O standard
Info: Location 71 (pad PAD_99): Pin ddr_a[5] of type output uses SSTL-2 Class I I/O standard
Info: Location 72 (pad PAD_100): Pin ddr_a[4] of type output uses SSTL-2 Class I I/O standard
Info: Following 1 pins have the same output enable group -10: 1 pins require VREF pin and 1 pins could be output
Info: Location 67 (pad PAD_94): Pin ddr_dq[8] of type bi-directional uses SSTL-2 Class I I/O standard
Info: Following 12 location(s) shared the same VCCIO and ground pair, and 6 pin(s) are placed
Info: Location 64 (pad PAD_89): Pin ddr_a[8] of type output uses SSTL-2 Class I I/O standard
Info: Location 65 (pad PAD_90): unused
Info: Location (pad PAD_91): unused
Info: Location (pad PAD_92): unused
Info: Location 66 (pad PAD_93): unused
Info: Location 67 (pad PAD_94): Pin ddr_dq[8] of type bi-directional uses SSTL-2 Class I I/O standard
Info: Location (pad PAD_95): unused
Info: Location 68 (pad PAD_96): unused
Info: Location 69 (pad PAD_97): Pin ddr_a[7] of type output uses SSTL-2 Class I I/O standard
Info: Location 70 (pad PAD_98): Pin ddr_a[6] of type output uses SSTL-2 Class I I/O standard
Info: Location 71 (pad PAD_99): Pin ddr_a[5] of type output uses SSTL-2 Class I I/O standard
Info: Location 72 (pad PAD_100): Pin ddr_a[4] of type output uses SSTL-2 Class I I/O standard

матерится, что сильно много out/io ног заюзано на 12 ног идущих подряд.

12 ног хз, нікакой закономерности не вловил, но понял я одно: на одну VCCIO/GND группу влазит не более 5 io или out ног.

For dedicated DQ and DQS pads on a DDR interface, DQ pads must be on the same side of the I/O
banks as DQS pads. With the DDR and DDR2 memory interfaces, a maximum of five DQ pads are
supported per 12 consecutive pads in column banks or 14 consecutive pads in row banks. No other
I/O can be placed within the same consecutive pads where DQ pads are located, except DDR/DDR2
pins.

except DDR/DDR2 pins.

а как выдержать сопротивление bottom, относительно земли? над ним же план питания, и часто порезанный

Ругается на адресные линии.

Может дело в этом:


Нажмите для просмотра прикрепленного файла

Токам высокой частоты, для правильного прохождения которых и выдерживают обычно сопротивление нет разницы, земля или питание - они по ВЧ под одним потенциалом. А что он порезан - правильно, надо следить, чтобы на bottom важные сигналы не пересекали границу полигона. Но конечно шесть слоев сделать лучше.

я бы не стал это менять, так потом могут посыпаться глюки.. если в документации написано, то лучше уж как-то это соблюдать

Залить можно, прошивать необязательно.

2 brag - на счёт сплошной металлизации - встречал как то обсуждение ПП - mixed/сотня мегагерц, суть в обсчем была в том , там что-то с уровнем шумов ужасно просто было. В обсчем когда сняли все заливки с топа и боттома и остались голые проводники - всё вдруг заработало как надо. Хотя чаще встречал что заливка наоборот помогает ну или не мешает, по крайнеё мере.
Хотя конечно её можно как то хитро сделать - умельцев у нас хватает
В обсчем тут ICX в помощь - он всё могЁт!

Я не собираюсь ничего менять. Если ограничивают, значит так надо

P.S. Разместил 64 Mbx16 DDR SDARM + Ethernet + Compact Flash + UART + 1 LED + 14 IO для своих целей в EP3C25Q240C8N

any angle

А чё это такое? Если это разводка под углами, отличающимися от 45 градусов, то думаю без разницы (можно более подробно прочитать в разделе ПП), ведь частоты не 500 МГц.

На одной плате у меня все сделано скругленными проводниками, работает нормально. SDRAM 32бит ради интереса пробовал раскочегарить даже до 200 МГц... Главное - выравнивание длин.

выравнивание с каким допуском?

Да всего-лишь пару мм, не точнее. Этого оказалось достаточно. Ну и места такие выровненные шины будут много занимать...

На другой плате, 4-ёх слойной, у меня тоже используется TQFP-208 ПЛИС + TSOP2 SDRAM 16 бит. Точным выравниванием не занимался, т.к. ограничения по размеру платы. Но есть более-менее выход: расположил ПЛИС под углом 45 относительно памяти. Затем под микросхемой памяти провел провода от дальнего края микросхемы до "угловых" контактов ПЛИС. Ближние к ПЛИС контакты памяти провел к более удаленным контактам ПЛИС. Получилось некое подобие выравнивания...