Привет Всем! Является ли использование защелок плохим стилем проектирования в FSM?

Привет Всем! Является ли использование защелок плохим стилем проектирования в FSM?

Что такое защелки и что такое FSM?

Включив телепатические способности на полную мощность предположу, что под защелкой имеется в виду latch. И тогда верно, использовать их в FSM нехорошо даже в ASIC, не говоря уже о FPGA (где их вообще нет смысла использовать).

если вы имеете ввиду latch, то использование их считается плохим стилем в принципе, а не только в FSM

"Так как информация на выходе остаётся неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защёлкой."//из википедии
Так что пусть автор лучше пояснит, что он подразумевает под защелкой.

Т.е от них надо стремиться уходить, даже ценой привлечения дополнительных ресурсов ПЛИС?

Ладно буду придерживаться вашей терминологии. Триггер-защелка.

...
Если это триггер, который срабатывает при некотором условии, а при остальных непонятно что делает, то да - это latch
...

Лучше употребляйте термин "latch". 

Хотя, лично я, сразу понял Ваш вопрос - не знаю, чего на Вас все накинулись.

Триггер-защелка, имея ввиду, что непонятно действие при CE=0. Ну это человеку понятно что в этом случае ничего делать не надо кроме как сохранить результат, а старый ISE выдавал предупреждение о возможной защелке(иногда вешая доп.логику на вход), квартус никогда не ругался.

Хорошо хоть мой вопрос не затронул другие аспекты работы защелок(к примеру, что они ещё и прозрачными бывают ) ), а то бы меня здесь вообще съели

Привет Всем! Является ли использование защелок плохим стилем проектирования в FSM?

На мой взгляд использование защелок никакой проблемы не составляет. У меня половина обычных триггеров, а половина защёлок. Живу и радуюсь - никаких проблем.

На мой взгляд использование защелок никакой проблемы не составляет. У меня половина обычных триггеров, а половина защёлок. Живу и радуюсь - никаких проблем.

А использовать ветку else только для того чтобы написать что триггер должен сохранить свое значение - это только засорять код. От ошибок это не защищает.

а разве защёлки во всех ПЛИС есть?

Вот пример защелки

Это не защелка, а комбинационная петля.
Защелка - это:

Главный вопрос: а зачем?

Алгоритмы у меня такие : нужно

Алгоритмы у меня такие : нужно

А Вы уверены, что в Вашем алгоритме без защелок не обойтись? Все-таки защелки - хитрая вещь и ИМХО лучше без них.
Да и по себе могу сказать - читая чужой код и встречая защелки (особенно в case любят опускать состояния) ну очень настораживает - как бы в неопределенность не погрузиться, особенно если обратная связь.

3. Текст
always @(posedge clk)
if (ce)
dout<=din;

3. Текст
always @(posedge clk)
if (ce)
dout<=din;

always @(posedge clk)
if (ce)
dout<=din;

Это триггер-защелка (синтезирован будет как обычный триггер).

Это - не триггер-защелка.
Защелка (Latch) - это триггер, который передает входной сигнал, когда L = 1 (прозрачный), и не передает входной сигнал, когда L = 0. В момент перехода L из 1 в 0 триггер "защелкивает" сигнал, а до этого момента сигнал на выходе мог меняться вместе с входным.

P.S. А для case есть слово default.

assign out = in & en | out & !en; - Вот такая то оплошность быстро обнаружиться

Так что то о чем говорил des333 - это latch, то о чем писал я -flip-flop and latch в общем случае, и речь шла немного о разных вещах.

Это не оплошность, а осознанное решение. Ничего плохого в нем нет. Именно - триггер-защелка, применяется часто. Пример - 74HC373 - Octal 3-State Noninverting Transparent Latch.
Бывают защелки "полезные", а бывают "непредусмотренные"

Altera рекомендует не использовать latch вообще.

потому что у нее в каждом триггере есть нормальный тактовый вход clk

Не понял.
Разве существуют FPGA, в которых у триггера нет нормального тактового входа?

Нет, конечно. Поэтому такие же рекомендации будет давать каждый производитель ПЛИС
Когда сигнал изменяется по тактам, можно получить большее быстродействие, чем когда он меняется, когда захочет.
Это (нерекомендация latch) вытекает из неприятия "асинхронщины".

Altera рекомендует не использовать latch вообще.

PS Мое мнение использование latch в проектах для ПЛИС это плохая практика.

Интересно, а вот сходу скажет кто-нибудь - стандарт рекомендует по стилю вставлять else и default? По-моему рекомендует, хотя и не обязывает...

Когда сигнал изменяется по тактам, можно получить большее быстродействие, чем когда он меняется, когда захочет.

Если вы имели ввиду что конвейер на триггерах будет быстрее конвейера на латчах, то это не так. В конвейере на латчах предыдущий каскад предоставляет свой временной запас следующему. Это и позволяет при несогласованности стадий конвейера повысить тактовую по сравнению с реализацией на триггерах.

Я сомневаюсь.

есть проекты по асинхронизации изначально синхронных устройств

ИМХО, для создания больших асинхронных схем требуется язык, описывающий порядок срабатывания. HDL позволяет описывать порядок срабатывания только по тактам.

Ссылочку не дадите ли ?

гугл всё знает
dlx
arm
еще арм

Перехожу на асинхронщину

ну и зря, недаром есть проекты по асинхронизации изначально синхронных устройств(например асинхронный пик16 в ~4 раза быстрее синхронного). Рости производительности оправдывает асинхру.

В ссылках, что Вы привели ниже, не говорится про PIC.

В работе представлены результаты испытаний С- и СС-вариантов исполнения тестового кри­сталла «Микроядро», который реализует функции вычислительного ядра восьмиразрядного мик­роконтроллера PIC18CXX, широко используемого в отечественных разработках
......
На рис. 6 представлен график зависимости быстродействия образцов Микроядра от темпера­туры и напряжения питания. Видно, что быстродействие С-реализаций Микроядра есть величина постоянная для всех возможных условий эксплуатации в пределах области работоспособности и составляет 4 МГц. Быстродействие же ССС-микроядра широко изменяется в зависимости от внешних и внутренних факторов. Например, в зоне работоспособности, гарантированной изгото­вителем БМК, его быстродействие изменяется от 10,9 МГц (5,5 В; -63°С) до 5,2 МГц (4,5 В; +125°С) и в среднем выше быстродействия С-Микроядра почти в два раза. На рис. 7 приведен график зависимо­сти тока потребления (Iсс) С- н ССС-вариантов реализации Микроядра от величины питающего напряжения при номинальной температуре. При одном и том же питаю­щем напряжении ССМ потребляет не­сколько больше, чем СМ. Однако при этом быстродействие ССС-реализаций существенно выше.

Дальнейшие исследования показали, что исключение из цепи питания микросхем миллиамперметра и использование низкоомного провода минимальной длины от источника питающего напряжения до микросхемы позволяет расширить зону работоспособности до беспрецедентно низкого уровня – 0,2 В. Этот интересный феномен требует дополнительного исследования и подтверждения на более представительной выборке микросхем.

Вы серьезно рассматриваете данную статью как пример, доказывающий преимущества асинхронных схем?
Пробежав ее по-диагонали, я в очередной раз убедился во мнении, что академики даром едят свой хлеб. Ничем иным, кроме попыток выбить "бабла", я не могу оправдать данную "тему".
Вот один из "перлов":

А по-серьезному: