Кириллицу нельзя просто так добавлять в атрибуты, там допустима только 7-битная кодировка.
Скорее всего дело в этом.

Пришлите нам пробный BRD файл на info@pcbsoft.ru
посмотрим, что можно сделать.

К сожалению, по некоторым причинам проект выслать не могу. Был бы рад выслушать ваши рекомендации.
С недавнего времени зависать стало и при выделении компонента при активном классе Assembly Top/Package geometry, правда реже.

Проблема с вылетами решена с помощью отключения OpenGL.

Ой как все грустно... железо какое-то странное у Вас что-ли? Без OGL выглядит совсем не интересно.

Скажите, а как вы в дальнейшем используете атрибуты Specification, Dev, Title.?

Может быть стоит просто обновить драйверы для видеокарты, поставить последний Hotfix и проблема будет решена с зависаниями? Попробуйте сделать так.

в OrCAD Capture 16.6 пытаюсь сделать рамку что-то вроде "основной надписи" по ГОСТ, чтобы в нижнем углу была таблица, а в верхнем-противоположном - рисунок (лейбл). Создал кастомный TitleBlock - здоровый, чуть меньше размеров листа. При выставлении всего этого на страницу схемы получается, что на схеме можно выделять только один компонент(кликом), а несколько компонентов (растяжением) уже выбрать нельзя, цепляется этот TitleBlock и перемещается((.
Подскажите, пожалуйста, как можно решить эту проблему, чтобы схема была внутри рамки TitleBlock и при этом компоненты выделялись?

Там на Toolbar'е кнопочка есть - Area Select. Поставьте в режим Fully Enclosed. Будет легче.

На TitleBlock это, к сожалению, не действует, рамка все равно цепляется и норовит переставиться(((.

Тогда придется рисовать две рамки, одну нормальную, для нижнего угла, вторую отдельным компонентом, для верхнего.

А вообще эта верхняя рамка пережиток эпохи динозавров... когда деревья были зелеными, а "электронные" чертежи - бумажными. Кому это сейчас нужно - непонятно.

Может пригодится кому. При случае нарисовал.

Нажмите для просмотра прикрепленного файлаДобрый день
Как можно настроить инструмент расстановки ( Place -> Off-Page Connector), в OrCAD Capture
таким образом, чтобы в момент установки имя цепи не менялось.
По умолчанию, имя цепи меняется под OFFPAGELEFT-L ( а нужно чтобы подхватывала реальное имя цепи - N*****)

Давно не разводил платы и вот опять.
Даже не развел, а отредактировал плату, приготовил гербер файлы.
стал смотреть в САМ 350 и вот оно - все отверстия и металлизированные и не металлизированные все одним цветом, т.е. САМ 350 отличий не видит.
Вроде ничего такого не делал.

Здравствуйте, скинул вам на почту вопрос про идентификацию элемента. Жду ответа. Спасибо.

Это Вы кому? А то вот:
"ООО «Оркада» прекращает сотрудничество с компанией Cadence, сохраняя при этом за собой обязательства по поддержке лицензионных пользователей программного обеспечения Cadence. Мы надеемся, что наше многолетнее сотрудничество с заказчиками будет продолжаться и развиваться в новых направлениях."
Только вот лицензионных тоже не поддерживают.

О, даже так все грустно?

Может от энтого?

А, теперь с Мегратек будут бодаться? Так надо название менять, а то уж очень в мыслях к Оркаду(С) подводит...

Будет теперь ПадсЛоджика, а не Оркада

Доброе время суток.
По мере изучения раздела Capture, хочу упорядочить кашу в голове с такими запросами от работодателей как верификация Verilog, VHDL, FPGA.
К примеру задается вопрос - ты являешься спекманом Verilog и прочих языков описания аппаратуры?
Я в свою очередь интересуюсь о чем идет речь, схематика или интегральные программируемые чипы, если по ту сторону человек меня услышал, задаю вопрос о требованиях к среде верификации, тематике сигналов, присутствие алгоритмов которые я не буду проверять и т.п, так же спрашиваю исходный формат?
***
Теперь о птичках, в случае с CIS PSpice на этот вопрос невозможно дать прямой ответ, т.к. в одном случае проверка происходит на уровне схем, при этом и языковый скрипт обрабатывается на более высоком уровне? полученный автоматизированный текстовый лог не учитывает алгоритмы сложных сигналов (примитивная проверка ошибок синтаксиса написания схемы), абстрагированные форматы VHDL и FPGA в лучшем случае могут быть представлены в виде черных ящиков с описанием сигналов на входе и выходе, для чего, с целью верификации всей схемы требуется синтезировать эти сигналы средствами Allegro CIS design entry PSpice ...
***
Как технически грамотно ответить на поставленный вопрос, так, чтоб мы друг друга поняли, зачастую обратная сторона имеет дело с фрилансерами которые пишут и он должен быть уверен, что они не подсунули ему кота в мешке. Что в этом плане умеет Cadence инструмент?

Magnet, ну разберитесь Вы наконец с направлением развития. Здесь мы "разрабатываем ПП в САПР". Вот как Вы думаете - каким местом ПП относятся к "...Verilog, VHDL...среде верификации, тематике сигналов, присутствие алгоритмов...CIS PSpice(это вообще ЧТО???)" Ну просто каша какая-то, сколько ж можно...

Каст назван OrCAD. Техническая поддержка.

В результате космический грузовой корабль вместо направления в космос, при старте разворачивается на 180 и летит в землю.
Capture очень многообразен и является не просто рисовалкой, у меня к нему есть масса вопросов, но здесь почему то упорно от него отгораживаются.
Понял что их тут не жалуют, а жаль.

Кто отгораживается? Кто кого не жалует?
И главный вопрос: Вам русский язык не родной?
Ну ничегошеньки же непонятно из всего набора слов!
После таких постов периодически возникает желание попроситься в модераторы...

Никак не могу продвинуться в сторону отработки дальнейших навыков работы в PCB Edit, из за ерундовой причины - отсутствия готовых под нетлист схем на более продвинутый уровень. Простые схемы я строил и прошел до конца с трассировкой и получением гербера, так же исходного набора файлов в производство.
А дальше что, переносить схемы из случайных pdf ресурсов, это уйма времени, далее заниматься исправлением ошибок и т.д....?
Где мне взять готовые opj с компонентами к примеру AIC, чипами много разрядной памяти и т.п. для изучения продвинутого фанаута. В примерах которые идут с 16.60 их никогда не было, а если что то и есть примитивное, то с кучей незавершенных УГО (не правильно прописаны сигналы или непронумерованы пины, или вообще хлам с недостающими пинами).
Прям какая то борьба с ветряными мельницами

РЕШЕНИЕ НАЙДЕНО, ВОПРОС ЗАКРЫТ.


Попробовал функцию pcb autoroute, все предельно быстро и без ошибок, в дальнейшем мне пришлось заниматься редактированием дорожек, т.к. были нарушены принципы соблюдения правил волновых импедансов PCB.
Вопрос - существует ли возможность предварительного задания правил для pcb autoroute?
Где с этим можно подробно ознакомиться?

Добрый день. Интересует вопрос применения системы контроля версии (например,Git) к проектам оркад (работаю со схематик). Создаю снимок состояния проекта в Git,и затем делаю в схеме изменения , а после делаю откат к снимку и возникает ошибка в схематик. Судя по сравнению рабочих папок до и после, изменения происходят там корректно. Т.е. есть некоторые файлы (видимо в Program Files), которые не учитываются в Git. Можно ли вообще использовать систему Git для таких задач? Если нет - есть ли какие-то альтернативы?

Использую тот же Git. Ни каких проблем с возвратом к предыдущим коммитам нет.

Добрый день.
Возникла необходимость переосвоить Cadence Virtuoso и Allegro со стороны работы в командной строке. Можно от опытных товарищей получить совет/ссылку на ресурс, в котором могу найти информацию по работе с командной строкой?
Нашел информацию по Skill, но CIW никак не реагирует на попытки запустить SkillIDE, что делать?

Если вы хотите вводить команды в Allegro на языке skill, то введите сначала в командной строке skill - и вы перейдете в интерпретатор скилла.
На саппорте имеется несколько неплохих документов по языку. Также есть несколько PDF-документов на эту тему в папке инсталляции Allegro.

добрый день.
разъясните какие расширения кушает СА в качестве 3D моделей компонентов... обратил внимание что не все файлы открывает (конкретно - от solidwoks)
спасибо

STEP берет нормально, только если нет русских букв в имени файла.

Добрый день! Подскажите как настройки экспортировать из проекта в проект? Это делается несколькими файлами или одним?
(к примеру я так понимаю что в файле ENV только настройки горячих клавиш...) хочется экспортировать по максимуму настройки, в том числе и пути к файлам библиотек...
и настройки слоев... и т.д.
Спасибо...

Горячие клавиши в ENV-файле или в site.env.
Пути к библиотекам в ENV-файле.
Настройки проекта вытаскиваются в techfile и parameters, оба доступны в File -> Export.

Спасибо, гляну


Заглянул в свой ENV... там пути к библиотекам по умолчанию... (самой системы), а своих прописанных путей к библиотекам там не нашел... или это должно быть в локальном ENV?

Да, это в локальном ENV пользователя. Там, где все настройки из Setup -> User Preferences.

Добрый день! Работаю в OrCAD Layout Plus 15.7.
Сейчас встал вопрос сделать многослойную (4 стороны). Не могу найти в темах, как это делается.
Ткните носом, пожалуйста...
Всегда использовал "metric.tch"
Заранее спасибо!

.tch можешь свой использовать...
активируешь для трассировки два дополнительных слоя (например типа PWR и GND) и формируешь требуемые для твоего проекта VIA (только помни что глухие ведут к удорожанию проекта...)
и вперед...
удачи

Спасибо. Буду пробовать.

Включил 2 дополнительных слоя PWR и GND, выделил области под заливку полигонами, привязал к нужным цепям, Получил 2 нужных квадрата и кучу ошибок, и цепи не привязались к двум дополнительным слоям PWR и GND...
Что-то делаю не так, а что, понять не могу.
Какие Obstacle Type и Obstacle Layer нужно выбрать для 2-х дополнительных слоев?

Разобрался сам как делать 4 слоя. Остался последний вопрос, какой атрибут ставить на слоях при выводе Герберов PWR и GND.
Прочитал книгу Кайкова ДМ, там написано, что на PWR и GND ставится LAYER TYPE - PLANE...

Если ставить LAYER TYPE - PLANE, то гербер получается только с прорисованным контуром полигона и подсвеченными контактными площадками, на которые этот слой замкнут. (см. PLANE)
Если ставить LAYER TYPE - ROUTING, то гербер получается с полностью залитым контуром полигона (как я это привык видеть на TOP и BOT) и залитыми контактными площадками, на которые этот слой замкнут. (см. ROUTING)
Интуитивно понимаю, что нужно ставить LAYER TYPE - ROUTING, чтобы было визуально наглядно.
Но хочу спросить ваших советов так ли я делаю ?
Работаю с Резонитом уже 10 лет. Герберы только туда отправлял.

Заранее спасибо откликнувшимся!

Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла

[quote name='c.asper' post='1531878' date='Nov 23 2017, 18:30']Разобрался сам как делать 4 слоя. Остался последний вопрос, какой атрибут ставить на слоях при выводе Герберов PWR и GND.
Прочитал книгу Кайкова ДМ, там написано, что на PWR и GND ставится LAYER TYPE - PLANE...

Если ставить LAYER TYPE - PLANE, то гербер получается только с прорисованным контуром полигона и подсвеченными контактными площадками, на которые этот слой замкнут. (см. PLANE)
Если ставить LAYER TYPE - ROUTING, то гербер получается с полностью залитым контуром полигона (как я это привык видеть на TOP и BOT) и залитыми контактными площадками, на которые этот слой замкнут. (см. ROUTING)
Интуитивно понимаю, что нужно ставить LAYER TYPE - ROUTING, чтобы было визуально наглядно.
Но хочу спросить ваших советов так ли я делаю ?
Работаю с Резонитом уже 10 лет. Герберы только туда отправлял.


для них тип назначаешь как и для TOP и BOTTOM... значит - ROUTING...

Спасибо, ed8888 ! Я так и думал

Почитайте ещё, там упоминаются слои INNER1, INNER2,... и слой с именем просто INNER в библиотеке футпринтов.
Можно, конечно, слои PWR и GND переделать из PLANE в обычные (ROUTING), но это потянет за собой перелопачивание библиотеки футпринтов.
Проще загрузить подходящий темплейт многослойной платы и использовать слои INNER1, INNER2 как внутренние.

А какой стандартный темплейт многослойной платы (4 слоя) нужно загрузить, чтобы не перелопачивать библиотеки футпринтов?

Я уже не помню, несколько лет в Layout не заглядывал.
Если нет подходящего темплейта можно прямо в уже имеющейся плате нужные слои разрешить, ненужные запретить, настройки зазоров для слоёв поправить и т.д.
Layout в этом смысле штука простая - там никаких сложных взаимозависимостей нет, а темплейты это просто способ собрать все настройки вместе и все их разом применить.
Использовать их совсем не обязательно, можно и без темплейтов плату с нуля создать.
Это вопрос чисто удобства, один раз настраиваете, сохраняете как .tch или .tpl и можно для следующей платы все эти настройки использовать.

Предпочитаете внутренние слои использовать как PLANE - разрешайте PWR и GND, хотите для трассировки "как обычно" - разрешайте INNER1 и INNER2.

PS. В готовых библиотеках площадки на слоях PWR и GND как правило определены немного крупнее чем на прочих, именно это я имел в виду говоря про "перелопачивать".
Причём это не догма, а просто следствие возможностей производства на момент создания этих библиотек. Сейчас как правило производство плат способно на большее и имеющиеся шаблоны уже здорово отстали от жизни. Чтобы использовать возможности современного производства все эти настройки зазоров и размеры площадок всё равно нужно пересматривать все.

Спасибо, SSerge, все доходчиво объяснили!
Альтернатива оркаду 15.7 я так понимаю Cadence 17,2 - Allegrо Design Entry CIS и Allegrо PCB Designer ?

В пакете 17.2 есть и OrCAD Capture CIS и OrCAD PCB Designer(Professional).

В каком слое делать вырез в плате, а то встречаются разночтения?

В любом удобном слое, главное его потом экспортировать и указать на это. Я контур платы и вырезы делаю в DRLDWG.

А в каком редакторе его делаете?