Да... Это ж фишка альтиума! только в альтиуме гейты переименовываются в зависимости от положения.
Ноу хау так сказать...

Или клиренс только для объектов OnCopper

Наткнулся на такой момент в 18-м.
Проект с Variants.
Для исполнения Х делаю замену компонента с номиналом 123 на компонент с номиналом 321, компилирую. Перехожу во вкладку скомпилированную, номинал поменялся, как и положено.
Но, у меня настроено, чтоб "подменные" компоненты, а точнее их номинал- красным цветом писались.
Во всех альтиях до 18-го все работало, а в 18-м цвет не меняется.
Специально проверил, настройка установлена "Modify Text and Font", выбран красный цвет.
Если компонент не ставится- у меня ставится красный крест. С этим все в порядке.

ЗЫ: запустил портабельный 17-й АД, для проверки. - все работает как и положено, подменный номинал прописан красным цветом.

Вопрос от не совсем начинающего.

В AD 16 и ранее для удаления заливки полигона изо всех позитивных слоев было достаточно разместить cutout на слое keep-ot layer. Там же было логично рисовать и контур ПП, хотя в 16-й версии уже было правило board outline clearance и контур по сути был нужен для выгрузки в Герберы.

В AD17 разместить что-то руками на слое keep-out layer низзя. Можно place--keep-out--arc/fill/итд. И если в свойствах размещаемого сказано, что оно влияет на все сигнальные слои, объект сам прыгает на слой keep-out layer с доп. настройками на объекты какого типа он влияет. Лично я считаю это улучшайзингом там, где не надо (ну найти работу программистам и манагерам).

Фабула: разместить на слое keep-out layer объект Polygon Pour Cutout низзя. В его свойствах нет галок, на какие слои он работает. Итого... Что, теперь НЕЛЬЗЯ одним катаутом убрать заливку полигонов сразу изо всех слоев? Типичный пример зачем это надо - убрать заливку полигона в углу ПП, чтобы было так, как слева, а стало так, как справа?



Пока нашел решение только оградить места, откуда убирается полигон, линиями keep-out, которые влияют на все слои, примерно так:



Было красимше, ибо у polygon cutout линии не имеют толщины и ты просто рисовал, откуда выкинуть заливку.

Океееейййй... А теперь я хочу убрать полигоны всех слоев из места, куда входят и где идут дороги радиоканала какого-нибудь гигагерцового. Как рекомендуют всякие Тексасы. Линию как на рисунке сигнальная дорога пересечь не сможет. То есть придется копировать одинаковые кипауты на 2-4 слоя.

Противоречит этому

А еще что кроме этого нужно?

Специально открыл и разместил. Хотя я этот слой не использую для очистки полигонов на всех слоях
так на тот слой, на котором расположен

Можно. как и раньше. Расположите на Multi-layer

Я имел ввиду, что нельзя указать напрямую, что я хочу поместить геометрический примитив на слое keep-out. Можно использовать отдельную команду размещения keep-out'а, и ЕСЛИ он действует на все слои, он САМ переносится системой на слой keep-out layer.

Окно свойств катаута (открыл табом при размещении катаута):

В инспекторе объектов - то же самое. Если открыть плату, где на слое уже лежит положенный туда руками катаут, слой есть в списке. Но создать новый такой же объект нельзя...

А вот за этот совет спасибо, помогает. Я как-то раньше для этого keep-out слой использовал.

Выходит так, как на очередной моей видеозарисовке (у меня рука набита такие делать по ряду причин, так что не удивляйтесь, я быстро их делаю):

Свойства объекта программы зависят от того, в какой версии программы в данном файле был создан этот объект. Если катаут сделан в AD16, в его свойствах есть возможность указать слой кип-аут (вернее, он уже указан), а если в AD17, для нового объекта - то уже нет. Старые можно копировать, слой сохраняется. Продолжаю изучать нюансы (хорошо что сейчас все проекты доделаны и время есть )

Что-то длинным путем идете
Place/Polygon Pour CutOut

Между 16 и 17 изменили подход к KeepOut на других слоях.
Теперь это отдельный тип объектов
Place/KeepOut/...

Я таким путем и иду, на клавиатуре p, cutout, жму tab и смотрю окно свойств размещаемого объекта.

В AD вообще самый короткий путь - через клавиатуру. T, g, a - перезалил полигоны и т.д.

С коротким никто не спорит.
Он только сложен для объяснения тем, кто не знает, не слышал, не использует, забыл.
Указание через выбор команд просто адекватен с точки зрения поиска команды на неизвестном поле.

А вот подскажите, есть ли какой способ, при трассировки одной цепи, но двумя параллельными дорожками, контролировать зазор (т.е. создать правило) между этими дорожками?

На разных листах схемы обозначил одну и туже цепь меткой ResetUsb, на PCB эти цепи разные. В свойствах КТ можно указать руками нужную ыеп, но там почему то две цепи с именем ResetUsb
Почему AD Сделал две разные цепи с одинаковым именем? Как их объединить?

проверяете все буквы и надчеркивания и пробелы
Зрительно могут совпадать -- реально нет

Проверил на 100 раз. Более того.... Метку скопировал с одного листа, вставил в другой лист. в схемном редакторе можно цепи(порту) назначить имя выбрав из списка. в списке одно имя ResetUsb. В PCB редакторе в списке два имени.

ps Проект изночально сделан в Eagle. Потом встроенным в АД экспортером экспортирован в АД. Потом в АД добавил новый лист с схемой. Так вот в этом новом листе назначаю имена цепям как вол всем проекте.... часть цепей в PCB дублируется и не объеденяется. Такое чувство, как будь-то есть какойто класс цепей. И с одного листа схемы цепь входит в класс (пространство имён) (EAGLE->USBRESET), с ногово листа не входит в этот класс.

Есть. Сделайте из одной - две цепи при помощи NetTie с двух сторон (если речь идёт о цепи с 2 узлами) и объедините их в дифференциальную пару директивой Differential Pair. Цепи должны иметь имя в виде одинаковой сроки, у одной в конце _N, у второй _P. Ну а потом правило для этой пары какое хотите.

Какой-то Кельвин коннекшен делаете?


Может быть, глюки с Net scope... Project options - Net identifier scope (как-то так, я по памяти) - Global место auto (based on project contents).

Проверите настройки проекта:
иерархия
Назначение индивидуальных цепей на листе
Связи межлистовые.

Хотя скорее всего у вас можно все Global объявить




Это проще, но совсем не обязателно

Про NetTie знаю и использую когда цепи явно разные (типа цифровой и аналоговой земли) там известно место, где они соединяются (там и ставлю перемычку NetTie).
Вопрос про случай, когда не совсем понятно, в каком месте цепь будет разветвляться.
Собственно вопрос наверное более теоретический. Т.е. так понимаю, что не разделив цепи, контроль расстояния между дорожками невозможен?
Насчёт диф пар не понял, зачем? Я имел ввиду "контролировать зазор", что б дорожки не слиплись.

Можно.
Уже пару лет как правила можно писать для Same Net

А у меня 13-я версия...

Не разделив цепи вы не найдете правила, которое бы Вам диктовало необходимость контроля расстояния между дорожками.
А разделив цепи самый простой способ жестко зафиксировать взаимную геометрию цепей - это дифпара. Как-то так.


А разве суфиксы _N и _P не обязательны?
http://www.altium.com/documentation/18.0/d...ir+Routing))_AD
Я всю жизнь только так пары и делаю, их в современных проектах обычно очень много (пар), не одна. Грубо говоря, а как еще AD поймет, какие из цепей с директивой Diff pair, коих, скажем, 20 штук, образую пары (10 штук?? Ведь директива дифпары это набор параметров с DifferentialPair=true, без дополнительных параметров. М.б. в 17 и 18 версии уже не так?


Ну... нужно рассматривать конкретный пример. Может быть, Вам вообще полезны xSignals, когда контролируется топология цепи и длины ее сегментов. Без конкретики не совсем понятно, чего мы добиваемся.

Да ни как не поймет.
Просто в PCB из двух любых цепей образовать дифпару и дать ей имя без всяких директив.
Это было всегда с самых старых версий.

Все отличие только в том, что на схеме это наглядно.
А на PCB нужно выбирать цепи из длинного списка всех возможных цепей.
Но при сноровке-- это быстро делается

Так а мне не нужна жёсткая фиксация.
Мне необходимо соблюсти только минимальный зазор (что б при производстве дорожки не "слиплись").



Не понял, выше говорили, что в новых версиях возможно?

Да, возможно.
Где-то в районе 14-15 версий такая возможность появилась

Всем доброго дня.
Бывает такая ситуация, что можно использовать 2 разных компонента, а на плате сразу есть 2 футпринта, например:


Как в альте такое сделать? На схематике я могу выбрать вариант, а как на самой плате это сделать? Если создавать компоненты он добавляет только тот компонент, что есть в варианте, а нужно оба и чтобы они не ругались друг на друга при пересечении (хотя тут можно в правилах задать отрицательный клиренс).
Есть какой-то специальный метод для этого?

Сделайте специальный Footprint
Это будет самое простое, понятное и работающей из многих вариантов

Я так и делаю.

Во всех схемах, которые я видел, в таких случаях просто кидают на схему два компонента (две микросхемы в разных корпусах), пишут что монтируется "или-или" (хть с вариантами АД, хоть нет), ну а в правилах если используется component clearance для этой парочки можно его просто выключить.

В разных схемах (на разных листах) одного проекта объеденил цепь через Net Label. При экспорте в PCB выскакивает ошибка "Duplicate Net Names Wire GPIO_1". В PCB эти цепи обозначает как GPIO_1, но не объединяет, считает, что это разные цепи. Как сказать альтиуму, что это одна цепь?

В настройках проекта Net Label ==> Global

А дальше открыть панель Message и смотреть, где и почему на одной цепи 2 разных NetLabel

Это где? Меню->Project->Project Options... Тут? А дальше? Не могу найти настройку Net Label.

У меня нет разных NetLabel, у меня одинаковые NetLabel.

Для эксперимента добавил на одну схему новый разъем, назначил ему рефдес XP123456. Объединил его выводы цепью и назвал цепь NetLabel23ASDFG. См Снимок.png
Скопировал XP123456 с его цепями в буфер и вставил на другой лист. Переименовал рефдес в XP654321. Экспортирую схему в PCB. Получаю ошибку "Duplicate Net Names Wire NetLabel23ASDFG", см скриншот из Message.
На пп добавилось два разъема, но у одного нет цепей. См скрин. Почему возникает эта ошибка? Почему альтиум говорит Duplicate Net Names Wire?

ps вообще - что эта ошибка означает? Перевод понятен "Обнаружен дубликат имени цепи". Но ведь Net Label и создан для того, чтобы объединять цепи, т.е. если встречается две не обедненные цепи, и на них ставится одинаковая метка, то считается, что это одна цепь. Почему альтиум упорно продолжает считать что это разные цепи и говорит, что я назвал разные цепи одним именем?

Option


на одном листе

если на разных-- нужны соответсвующие настройки.
передача межу листами бывает
глобальные-- все передается на все
Через PORT - на другие литы передается только через PORT
Иерархическая (вертикальная) --- Через PORT и Sheet Entry
Многоканальная
Между листами ОДНОЙ функциональной группы (горизонтальная) через Sheet Connector
...

А что, Altium автоматом не умеет подключатся к шине как было в пикаде, или я опять что то пропустил?

А алтиума есть BUS для одноименных цепей. Там свой синтаксис в именовании и передаче сигналоа.
Harness для разнородных сигналов включая и сам BUS и Harnes

Первый является частичным аналогм для Pcаd в части одноименных сигналов
Второй это что-то, чего и близко не было в PCAD

В том понимании, как рисует большинства в PCAD -- это просто графика НИЧЕГО не означающая. Которую можно удалить, и ничего не изменится.
То есть можно было проста на рисовать Place/Line

Понимание Bus и как он работает происходит на 5 проекте.

До Harnes долетает не каждая пцица

А дальше? Выставил Net Identirier Scope в значение Global, вроде с тестовыми портами объединил в одну цепь. Это то? Но всё равно что-то не так. См скрин... цепь вроде объеденилась, то почему теперь эта цепь подсвечена шашечками? Clear и Reset Error Markers не помогает.



Просто если изначально проект создавать в АД, то ни чего специально настраивать не нужно. Net Identirier Scope установлен Automatic (Base on project contents).
Эотт проект - результат импорта проекта из EAGLE, позможно из EAGLE були подхваченны какието особые настройки, только я не смог их убрать.

Bus Entry -- это чистая графика для красоты оформления схемы (не более)


Ну тогда может быть и засуха и наводнеие и землетрясение.

Проект в студию

Это понятно, в пикаде это тоже чистая графика, только сделана гораздо умнее.
Расставлять Bus Entry ручками это маразм.

Ну да. в Pcad они автоматически появлялись.
Я быстро привык к этой особенности.
На самом деле потери времени практически нет

Это режим отображения цепей своим цветом. Настраивается в PCB Editor - Board Insight Color Overrides. Переключается по F5.

Спасибо. Нашел эти настройки, нашел вкл/откл, управление цветом. В панели PCB выбирается цвет и цепь для подсветки.

Есть ли команда в AD, чтобы убрать не подключённые куски plane? Например для полигона есть Remove Dead Copper. А вот для plane такого не нашёл...

Чем искать такую команду, лучше заменить plane сигнальным слоем и залить полигон. Намного гибче и "надежнее".

При доработке чужих проектов так и делал. Попутно хотел спросить - в чем преимущество Plane? Дорожку там не проведешь...

Изначально плэйн-слои были придуманы для облегчения работы компа. Они не обрабатываются как сигнальные, с полным пересчетом контуров меди, поэтому многослойный проект с плэйн-слоями требует меньше ресурсов и быстрее "крутится" на слабых компах.
Но в общем и целом для нормальных САПРов это уже с десяток лет не актуально. Правда АД в их число пока не входит...

Не войдет и без плейнов - и это еще просто перезаливка полигонов самая обычная. Вот когда дело доходит до удаления неиспользуемых падов - тогда и начинается самое интересное.

В плане разводки- ни в чем, а если еще split plane то и контролировать неудобно.

Островки или другие элементы можно удалить на слое плейна вручную, используя Place->Polygon Pour Cutout, указав в нем необходимый слой плейна.
Но занятие это весьма сомнительное. При перемещении элементов по плате необходимо будет все эти вырезы перемещать вручную.
Как уже неоднократно упоминалось, сигнальные слои с заливкой полигоном - более гибкий вариант.

Нету такого. Забить. считать, что это "баланс меди"



Это зависит от количества цепей питания на плате

AD 14.3.10
Сделал плату и проверил DRC - никаких ошибок нет.
Сделал gerber-файлы (слои Тop, Bottom, TopSolder, BotSolder, Board(Механик1)) и решил их открыть и посмотреть. Все gerber-файлы отображаются нормально (ширина платы - во всю рабочую область экрана), кроме Bottom - он отобразился в несколько раз меньше в нижней части экрана. Догадываюсь, что, возможно, в проекте в слое Bottom присутствует какой-то элемент (возможно случайный трек) вне контура платы, но найти его не могу. В DRC проверки на наличие чего-либо вне контура платы не нашел.

Непонятна политика инженеров Altium тогда получается. Вот перешли на 18 Altium отбросив все 32-битовые машины. А до сих пор по ресурсам жмутся... Чудно однако.

Отбросить то отбросили, да только и 64 битами оно ест ресурсы так, как не снилось никакому другому пакету и близко и все равно тормозит. налицо эффективное использование ресурсов

Чтобы сравнить:сейчас в неспешной проработке вот эта плата и что бы думали там по ресурсам? Аллегро просит слегка больше 200 метров на нее, изредка при определенных условиях доходит до 300. В альтиуме пойдешь удалять неиспользуемые пады на 10 слойке- несколько часов на перезаливку, просто сидишь и втыкаешь у монитора.

Сколько бы они там не говорили про инновации нововведения и пр, все это будет максимум пародией на то что сделано в других пакетах .

Таки нашел. Если в PCB Filter выбрать Track - Free, слой Bottom, то нашелся крошечный трек вне платы (причем очень далеко от нее). Как он туда попал - х.з. Все-таки в DRC неплохо было бы иметь проверку на наличие чего-либо вне платы.

Не вводите в заблужение. В аллегро эта плата открывается как есть, а в альтиуме вы ее импортировали. при импорте альтиум не понимает какие границы полигона рисованные, а какие получились засчет обрисовки объектов.
И альтиум при импорте все границы прорисовывает даже там, где обтекание.
В итоге получаем полигон с десятками тысяч точек. Это видно в свойствах полигона. Потому так и тормозит.

И кстати, раньше эти точки можно было редактировать путем копирования в ексель и округления, сейчас эту функцию убрали...