Привет.

Возможно ли создать правило для контроля зазора до края платы, без использования слоя Keep-Out?

Сам слой Keep-Out хочу использовать при создании футпринтов, для задания контура запрета трассировки внутри периметра компонента.

Не стоит.

Не занимайтесь само изобретательством.
Это запретит на всех слоях. И не мешает кстати "контроля зазора до края платы"
Но Вас, скорее всего интересует только слой под компонентом.
Рисуйте контур, или Place Restance или все что угодно, на слое TOP, что должно указывать на запрет и ставьте в свойсвах фигур флаг KeepOut

Владимир, спасибо за помощь. Именно то, что было мне необходимо.

Здравствуйте. Не могу задать для различных Plane различные условия зазора. Похоже слои Plane между собой не различаются в Altium. Имеется плата , 20 слоев, (10 сигнал + 10 Plane) Надо устанавливать различные зазоры между конкретными Plane и Via конкретных цепей. Правило OnLayer('Plane_2') and inNetClass ('xxx') не работает. Выход только в замене слоев Plane на сигнальные и залить полигонами? Спасибо за ответ.

Не уверен но может стоит правило создать не в разделе Clearence, а в разделе Power Plane Clearence.

правило From To для класса сегментов цепи, не могу понять, в чем ошибка

from-to не может быть объектом правила Lenght, как бы этого не хотелось.
да, возможно оно так должно быть, но на данный момент - нет!

Очень жаль! Разводка сбалансированного Т-образного дерева для нескольких DDR сейчас наиболее трудоемкая и востребованная задача! Если бы Альтиуму удалось ее решить - что бы "from-to СТАЛ объектом правила Lenght" - число пользователей Альтиума возросло бы многократно!

Да ну. микросхема стоят вряд, отводы делать симметрично, тогда они равные, остальное подводится., пару пар часов - и все стоит.
Тасовать, если можно, красоту наводить и правила проверять дольше.
Хотя конечно если бы было-- уверенности бы больше придавало.
насчет пользователей-- сильно сомневаюсь. Кто умеет--- тому не нужно, кто начинает--- тому не поможет.
В общем на число ЛЕГАЛЬНЫХ пользователей, это влияние не значительно, с моей точки зрения

особенно, если учесть что DDR на сегодня встречается только у 5-7% наших пользователей...
это не самая большая проблема, и здесь вопрос больше в методологии!
Записывайтесь на курсы к Прановичу на 10-12 апреля, думаю после них у вас вопросов будет меньше!

За пару часов развести почти 30 ветвей сбалансированного Т-образного дерева на 4 DDR?!! Ну у вас и скорость! Да вы миллионером (долларовым) должны быть !
вот пример разводки на 2 (ДВА) DDR из Youtube, оцените трудоемкость.

еще как бы придавало!

Ну не знаю... У меня на фирме начинают отходить наконец-то от ПИКАДа, но вот склоняются больше к Аллегро. ТАМ правила длины на сенментах РАБОТАЮТ.
А вот Алексей Сабунин сказал, что вы проводите курсы 10-12 апреля, вопрос: где и сколько стоят?

Я писал пару пар--- это 4 и кто муже без учета расстановки и только выравнивание. Но в целом, если без придирок полдня день на все. Упять же это только топология. Когда наступают вопросы сдвига на пару миллиметров--- начинай все сначала

Tyт

Сомнительное заявление.
Использую ддр, но from-to ни разу не использовал. Вполне справляюсь.

посмотрите видео у fedevel.

а то, что кто-то будет делать новые фичи, причем достаточно трудоемкие, это вряд ли. учитывайте, что программисты альтиума вряд ли разводят сами платы и представляют в чем могут быть проблемы. Они программируют.

При таком отношении к работе число пользователей Альтума будет МНОГОКРАТНО уменьшаться, пока сам Альтум тихо не умрет

Видео смотрел, раз вы from-to не используйте, то вы, как и Robert Feranec, выделяете сегменты цепей в фильтре, смотрите длину и заносите в эксель. Занятие достаточно трудоемкое, а в панели from-to эти длины присутствуют и мерить их нет необходимости. Я хочу сделать плату используя панель from-to

не. в ексель я не заношу. альтиумом обхожусь. (я просто видео не досматривал. в начале смотрел, что он там вроде что-то копировал-вставлял я примерно также делаю.)

в общем, можно попробовать победить правилами. я первое время тоже пытался. потом бросил. сейчас просто геометрию в голове считаю самостоятельно , на правила забил..

так Сабунин выше сказал, что "from-to не может быть объектом правила Lenght, как бы этого не хотелось, так должно быть, но на данный момент - нет!" так что с правилами и проверками ПРОЛЕТАЕМ!
Я первый раз делаю проект с сбалансированным Т-образным деревом, до этого делал только платы на разъем SODIMM, там полегче. В голове пока не очень укладывается, сейчас ставлю Аллегро, надо изучить образец, скачанный с JEDEC

у DDR плечи при грамотном подходе автоматически попадают в допуск, и выравнивать плечи не приходится. Остается выравнивать только ногу. А это уже просто

Благодарю за совет! Только вот этот самый "грамотном подход" найти надо ! (а примерчиком не поделитесь? )

Подходов не один, а много. Примерчиков тоже много. Но они все рабочие и связаны конфиденциальностью.
Специально делать-- нет ни сил, ни желания. Так как там ничего интересного нет. Все как обычно.

+1
если мне задают вопрос что лучше, то я сразу уточняю уровень задач.
при оценке сложности платы по 10-бальной шкале выше 7 я не советую ориентироваться на AD, тут наиболее правильным будет Allegro и Expedition, если не смущает цена!



при этом главное помнить, что конструированием не программа будет заниматься, а пользователь! а посчитать геометрию в голове - очень даже полезно!

Ясненко, значит за виртуальный beer знаниями делится НЕТ желания. Тогда предлагаю вам провести семинар по проектированию ПП с использованием balanced T-line topology for DDR2 designs и "fly-by" interface topology for DDR3 в пакете АД в Санкт-Петербурге, в мае-июне (потом все по отпускам разбегутся). Там вы также сможете осветить все ваше разнообразие подходов. Желающих, как я предполагаю, соберется достаточно. Тогда и beer будет реальный и видами Северной столицы в белые ночи полюбоваться можно.

Ответ не верный. Ясли судить по число моих ответов.
Вопрос в другом. Если ответ занимает 5 минут--- это делается без ущерба основной работе.
Если требуется затраты времени для подготовки или формирования ответа боле полчаса-- извиняйте--- это в ущерб основной работе.
Тратить личное время--- иногда находит, но это так, по настроению.

Может быть. Но к тому моменту я уже исчерпаю лимит дней за свой счет. Бросать работу ради семинара? Тогда нужно только таким и заниматься.
в общем если бы я оставался в университете-- наверное можно было, тем более в Ленинграде я провел, в свое время, много чудесных дней в том числе с белыми ночами.
В общем вопросов много. Осенью мне предлагали в Ленинград--- не смог. Очень загрузка большая

Да я понимаю, что в двух словах не объяснить, разводка DDR на данный момент наиболее сложная задача. Но я уже понял из образца, скачанного с JEDEC, ЧТО означает "грамотный подход"

На ваш семинар на три дня в Москву меня точно не отпустят, а вот ежели он будет в Питере, то наверняка. Может, как нибудь выкроите время, в Питере при ЛЭТИ открылся официиальный учебный центр по Альтиуму, осенью 12-го на конференции по САПР об этом сообщили. Так что площадка есть, да и желающих будет предостаточно. Там самый главный специалист В. Суходольский, он также написал книгу по Альтиуму, правда, она не пользуется такой же популярностью, как учебник Сабунина.
И как мне кажется, п. 5 вашего УЧЕБНОГО ПЛАНА КУРСА «Работа с пакетом САПР Altium Designer. Проекты многослойных высокочастотных печатных плат повышенной плотности», второй уровень нужно уделить больше часов и внимания.

В общем да. Но с учетом компов что в классе, и то что они не родные для слушателей-- вполне достаточно.
больше-- это уже углубление в частные вопросы проектов пользователей. А то , что интересно и нужно одному--- других не затрагивает

Вам виднее, вы преподаватель. А что комп не родной - так это не важно. На мой взгляд, для начала нужно теоретически объяснить, ЧТО нужно сделать, а потом на примере показать КАК. Я очень много времени потратил на изучение стандартов JEDEC и даташитов Микрона, пока понял, ЧТО надо делать. А учитывая то, что они на английском, было еще тяжелее. Сейчас мне очень помог образец с JEDEC, ну а дольше - дело техники и времени. Очень надеюсь, что начальство останется довольно, "погладит по голове и даст конфету"

как правило, на первое у начальство хватает, на второе, жаба душит

Это точно Пускай хотя бы комп обновит, а то пока только на видеокарту расщедрилось, и то со "скрипом" , а когда я про комп заикнулся, то было так -

Народ поскажите. при работе в PCB Filter запрос isconnection должно показывать соединенные цепи на данном слое или нет?. И еще - как я понял запрос IsRule_Clearance должно высвечивать объекты с нарушениями зазора. Но этого не происходит. Что делаю не так? Где это описывается? В help больно скудно. Спасибо

Панель Pcb Rult and Violation все это и делает. Зачем самому копья с правилами ломать

Спасибо за ответ, но все эти ухищрения я применяю для того что-бы выделить во внутренних слоях неподключенные контактные площадки переходных отверстий, для последующего их редактирования или удаления. Их много (более 5000шт) и в ручную никак. Altium при передаче в гербер их умеет определять и позволяет их удалить. Как то он их выявляет, - значит можно их выделить и по запросу, но как? Мне надо их удалить именно в PCB. Ранее я задавал вопрос, но ответы не совсем корректные. И скрипт на который ссылался народ делает не то совсем. Думал что это реализуемо например через запросы проверки правил. Типа задать clearance между Via и Wire например < 0.0001 , выделить эти Via (а это будут Via c подключенными дорожками) А затем инвертировать выделения. Таким образом получим выделения Via с неподключенными дорожками на данном слое). Но как грамотно все это задать не врубаюсь.

И еще вопрос. Как выделить конкретные объекты с нарушениями. Запустил правило Clearance , отметились зеленым цветом via и wire с ошибками. Запускаю в Filter PCB запрос " isvia and IsRule_Clearance= false" . Ничего не происходит. Пробую разные комбинации. или ничего не выделяется или выделяется все на плате.

Уважаемые коллеги, подскажите ПЛИЗ какое правило занимается ТАКИМИ - см. рис. проверками? А то я чуть эту ошибку не прошляпил, начальство было бы в страшном гневе

добрый день.
Тотже Width, только надо выбрать "Check Min/Max Width for Physicaly....."
Картинку прикрепил.
По времени значительно дольше проверка идёт. Запускаю уже в самом конце.

добрый день.
Если я правильно понял что нужно, то ниже поясняющая картинка. Двойной щелчок по нарушению, потом в появившемся окне кнопка jump, и увеличивается место где произошло нарушение.

nord85, СПАСИБО, больше таких ошибок на плате нет ! При разработке платы приходилось для выравнивания длин проводников постоянно перемещать выделенные сегменты, а потом сращивать цепь, и поэтому ТАКАЯ проверка мне была необходима! Из-за такого вот "прокола" СУПЕР дорогостоящая плата пошла бы в корзину, так восстановить связь навесным проводником было бы невозможно - это плата с сбалансированным Т-образным соединением.

Можно поробовать разрешить КЗ ALL-ALL (это исключит соседние объекты одной цепи)
и задать расстояние:
isrtack or isarc
only same net = ХХХ
isrtack or isarc
Тогда, после проверки, видно много нового и интересного.

Уважаемые коллеги! Подскажите ПЛИЗ, с помощью какого правила можно осуществить проверку расстояния виа до пада, на рис. виа 1 находиться на заданном расстоянии 0.2мм, а виа 2 "наехало" на пад. Очень надо!

isvia

clerence=0.2

issmtpin

in all net

А примерчик можно? А то у меня правило Clearance_hole - рис. 1 работает, а вот Clearance_via рис. 2 нет

IsPad
IsVia
Same net

Судя по фото там КП планарная, у меня она на ispad не отзывается, только SMTpin проходит. Лиц. 09 летний, может сейчас уже и прокатывает


Альт на работе, пример не послать - режим.

еще раз: сверху issmtpin, в другом окне isvia, расстояние Ваше и условие не diferent net only, а same или any net

Какая разница. Работает и там

Спасибо большое, уважаемые коллеги и гуру! Работает в обоих вариантах и помощью этой проверки я нашел так же конденсатор под BGA-корпусом, который который "съехал"!
А поскольку у меня в проекте есть довольно много QFN-корпусов, центральный пад которых "утыкан" виа, то чтобы в ходе проверки не "вываливалось" масса ошибок, которые ошибками не являются, то можно сделать правило так же и относительно класса падов, из которого исключены подобные пады.

День добрый.
По адресу http://rutracker.org/forum/viewtopic.php?t=3885433
появилось дополнение к обучающему курсу по AD (10-й урок: Правила). Прослушал речь пацана как хороший анекдот, но для начинающих видео нормальное. И главное - описано, как вставлять в правила выражения, полученные с помощью FSO.

Здравствуйте! Создала правило, чтоб под определенной микросхемой проводник был 0,1/0,15, зазор 0,1, на остальной плате проводник 0,15 и зазор 0,15. Приоритеты правил указаны.
1. Задала область под микросхемой.
2. Задала для этой области свойства проводников.
3. Задала для этой области зазоры.
4. Задала проводники для всей платы.
5. Задала зазоры для всей платы.
6. Что в итоге получается:
- невозможно в заданной области сделать зазор 0,1. (цепь GND и соседняя)
- AD отслежит соответсвие правил и их выполнения в данном случае, но не помогает их реализовывать, т.е. выходя за область действия проводник сам не утолщается, а подсвечивается как ошибка (цепь 1,8V). Приходится при достижении границы вручную переключать толщину проводника.

Вопросы:
- корректно ли у меня заданы правила? где у меня ошибка, раз зазор не выполняется?
- можно ли настроить AD или по-другому задать правила, чтобы проводник сам менял свою толщину (как в Mentor Graphics, например)?

Попыталась всё изложить максимально лаконично, помогите, пожалуйста...Нажмите для просмотра прикрепленного файла

При выведении из под микросхемы, на границе ставите промежуточную точку?

Ниче вы дали )) я думаю автоматическое изменение ширины проводника в альтиуме появится лет через 17

чтобы правило работало на границе используйте TouchesRoom

IsTrack and InNetClass('<ваш класс>')) and not(TouchesRoom('D17'))

и не забывайте про приоиртеты

и, кстати, лучше уж использовать 0.125х0.125 в узком месте. заужать сперва проводник, а потом зазор.

Да, ставлю, только это и спасает. Но на плате много разных микросхем (все BGA) с подобным правилом и такие точки очень утомляют.



Спасибо, сейчас попробую. Правда цепи в классы я не объединяла... Надо объединить все цепи, относящиеся к этой микросхеме в один класс, так?
Зазоры и проводники подкорректирую...
Не подскажете - почему зазор у меня не работает?

ну класс нужен, если хотите какие то конкретные цепи.
а. я дал правило за пределами рума, "not" нужно убрать
IsTrack and TouchesRoom('D17')

тогда все зазоры должны работать. если не получится, попробуйте WithinRoom('D17'), not(WithinRoom('D17') (я все время в них путаюсь, правила кочуют из проекта в проект и работают сами по себе )

Подскажите, пожалуйста, как "нагородить" правила для случая, когда надо подключить к полигону (GND) только один вывод.
Задача банально простая - хочу использовать верхнюю медь в качестве экрана с подключением данного полигона к выводу С13-2. Проблема возникает с зазором между этим полигоном и остальными ногами этой же цепи. АД никак не хочет "делать" зазор нужной величины. Перепробовал уже все решения, которые должны решать задачу "в лоб". Складывается такое ощущение, что отсоединение ног от полигона выполняется после выполнения правила "на зазор".

Поверх Pad Place/Rectance или твердый полигон
Так будет быстрее