Вы имеете ввиду "Fill" или "Solid Region"?
И всЁ таки, может можно как то правилами "добиться". Я так понимаю, это такая "фича" АД (не выдерживать зазор у отключеных падов)?

Это о чем?
Если бы зазоры не выдерживались--- один брак при производстве был бы. уже давно бы заклевали

Тогда почему на картинке (ну и на плате тоже) зазор между выводом С14-2 (рядом с С13) составляет 0.266... мм, хотя в списке правил на зазор, минимальный составляет 0.3 мм? А главное - почему мне не удалось его задать?

Картинка и проект, суть разные вещи. Ищите ошибку в правилах

Вот собственно мы к ним и пришли.

ну еще пара картинок.
1 Текста правил нету.
2. текста сообщено нарушениях нет
3. чем и как измярять нарушение 0.266... мм?

Добавьте в раздел Clearence правило для HasPad('C13_2'), т.к. хотя вы и указали DirectConnect в свойствах полигона, но сработает оно только если полигон и контактная площадка будут подключены к одной цепи.
0.266 - это вы вручную измерили как-то?

To Владимир
1. Сами правила "расписаны" в колонки "Scope" + "Attributes" (на картинках).
2. Действительно, сообщений о нарушениях нет.
3. Диаметр выреза в полигоне - 2,7316...мм (измерено вручную), а пад - 2,2 мм.

То Master of Nature
И полигон и ноги подключены к одной цепи, поэтому они "коннектятся" без проблем.

У вас полигон называется GND или Top-GND ?

Не могли бы вы выложить файл печатной платы?

Murzik_6011

Попробуйте заменить HasPad на InComponent('C13')
Как мне кажется, этот вариант конструкции более уместен.

Проблема то не с С13-2. Он то как раз коннектится нормально. Проблема с остальными падами этой цепи.
В правилах:
PolygonConnect_Top-GND-Pads: (IsPad), (IsNamedPolygon('Top-GND')) Style - No Connect
АД отрывает остальные пады от полигона "Top-GND", но зазор берЁт "от балды". Посмотрите на соседний электролит С14-2.
У меня складывается такое впечатление, что АД заливает полигон следуя правилам по зазорам, но в этот момент пады GND подключены к полигону Top-GND. А затем он смотрит правила на тип подключения падов к полигону и отрывает их от полигона с зазором, который берЁт "с потолка" (может какой то предустановленный внутри "ядра").

Зазоры берутся не с потолка, а из настроек правила No Connect. Только эта настройка, почему-то скрыта.
Переключитесь в этом правиле из режима No Connect в режим Relief Connect, настройте Air Gap и нажмите "Применить"
Потом верните No Connect.

Советую написать пост об этом на оф.русский форум, чтобы информация о глюке ушла к разработчикам.

Без поллитры не догадаешься. Спасибо за наводку (а также на пиво, на виски, ....)!

Проверил, действительно всЁ заработало. Эх, шайтан-машина!

хочу задать правила для трассировки линий на несколько микросхем по daisy chain топологии: MK -> ИС1 -> ИС2
например, на участке МК->ИС1: MatchedLengths = 5мм, MaxLenth = 50мм
например, на участке ИС1->ИС2: MatchedLengths = 0,5мм, MaxLenth = 20мм

можно ли в правилах указать участки линий, например от МК до ИС1? InNetClass('NetName') and ...
если можно, то как?

Только через классы FromTo

'Владимир, а что на данный момент from-to УЖЕ МОЖЕТ быть объектом правила Lenght?

Нет, Был не внимателен. Класс From-to - контроль только через панель PCB.
Хоть что-то.

Я думаю решится враз, когда мафия DDR победит

Ждем-с

Здравствуйте.

Можно ли задать правило проверки на незакрытые маской переходные отверстия или выставить по умолчанию закрытие маской всех переходных глобально, а не в настройках конкретной платы?

Варианты:
1) Создайте правило Design -> Rules -> Mask -> Solder Mask Expansion для переходных (IsVia) с указанием отрицательного вскрытия больше радиуса самого большого переходного.
2) Через Find Similar Object (FSO) выбрать все переходные, открыть инспектор и поставить галочки на Solder Mask Tenting.

Создать пустую PCB в которой прописать все необходимые правила (зазоры, вскрытие и тд) и подсунуть её в New Document Defaults.

Хочу сделать проверку того, чтобы для закрытых паяльной маской переходных отверстий расстояние от края отверстия via до ближайшего окна вскрытия паяльной маски было не менее определенного значения.
Можно ли сделать такое правило?

Быть может, сделать проще.
Известен диаметр переходного отверстия, диаметр контактной площадки переходного отверстия, отступ паяльной маски от контактной площадки элемента поверхностного монтажа.
Перевести выражение "расстояние от края отверстия via до ближайшего окна вскрытия паяльной маски" в выражение clearence между элементами топологии в меди - расстояние от КП via до КП SMD. Можно сделать даже в определенном регионе платы.

А как можно параметр Minimum clearance задать в зависимости от переменных параметров?
Я так понял, что в правилах можно указывать только объекты, которые потом будут проверяться по заданному параметру. Т.е. если задать первым объектом IsVia And ((SolderMaskTentingBottom = True) Or (SolderMaskTentingTop = True)), вторым HasSolderMask, то правило будет жестко проверять расстояние между краями меди этих объектов, при этом параметр Minimum clearance можно задать только числом без переменных параметров.

Всю эту страшную муть запишите конкретными цифрами - SolderMaskTentingBottom напишите 0.15мм, диаметр отверстия 0,6мм, диаметр КП via 1.2мм и посчитайте по формуле, которую предложил выше. В правиле clearence ПО МЕДИ задайте число.

Хотелось бы, конечно, чтобы этот параметр подстраивался автоматически при изменении SolderMaskExpansion, ViaDiameter и HoleSize, ну да ладно, вот так хотя бы работает.

Просьба помочь. Хочу выделить проводники с нарушениями , например правило net antennae Записываю в фильтре :
IsWire and OnLayer('L2') and IsRule_NetAntennae = 'true'
Не работает. Что не так?

не мучайтесь. Для выделения ошибок по правилам (и множество другое) есть специальная панель PCB/PCB rule and Violation

Искомая опция там есть

Спасибо. Но панель не помогает. При запуске через данную панель правила NetAntenne (содержимое правила: OnLayer('Bottom Layer') при Tolerance 0.1mm) выделяется вся медь на слое - все линии и PAD. ??? версия Altium 13.3.4
Потребность в выделении объектов нарушающих правила возникла по причине переделки 26 слойной платы . Изменилась схема, и хотелосьбы удалить на плате те дорожки которые поменялись (порядка более 500 шт.) Цепи к сожелению не стали NoNet , а присвоили новые имена. Но разводка у них не та. Вот и пытался сделать это через Net Antenne или Clearance.

Violation только маскирует проблемные цепи но не позволяет из разом удалить. Ну или я чего-то не понимаю

Всем привет.
Прошу прояснить пару вопросов относительно функций из Query Language, а точнее из раздела PCB Query.

IsSubnetJumper

Description

Returns subnet jumpers as specified by the query statement.
Возвращает подсети перемычек.

Examples

IsSubnetJumper
Returns subnet jumpers objects (usually track objects).
Возвращает подсети перемычек (обычно объекты трасса)

Not IsSubnetJumper
Returns all objects except subnet jumpers.
Возвращает все объекты исключая подсети перемычек

Как я понял jumpers objects – это компонент у которого поле Pad Jumper ID не равно 0. Далее я вставляю компонент в схему, перехожу в
документ pcb, и пробую выделить компонент используя PCB Filter, но он не выделяется jumpers objects. В чём ошибка?



PS: Перевод мой, сильно не пинайте.

не так!
IsSubnetJumper это результат команды AutoRoute>Add Subnet Jumper в редакторе плат!

Благодарю за ответ.

Подскажите, пожалуйста: на плате есть торцевые металлизированные полуотверстия. Для производства передаем их так: делаем в Altium pad с центром, совпадающим с краем платы и говорим сделать фрезеровку по контуру платы.
Как задать правило, чтобы Altium не считал наполовину свисающие с края платы padы ошибкой? Возможно ли это? Как вы выкручиваетесь в таких случаях?
Нажмите для просмотра прикрепленного файла

у вас "ругается" на линию в слое KeepOut, которая идет поверх PAD
Уберите ее

Ну дык это BoardOutline, по этому слою на производстве делают фрезеровку по контуру + необходимых вырезов.

А что мешает сделать отдельный механический слой с контуром платы?

это неправильный подход, контур платы должен быть создан в механическом слое, который желательно так и назвать - Board. Плиз, вот урок Сабунина - http://www.youtube.com/watch?v=xV11RGg4YsE...eature=youtu.be

1. я бы в названии оставил номер механического слоя дабы знать, какой он был изначально
2. Board не адекватно отражает суть, так как бывают и внутренние вырезы. У них тоже контур есть
В сухом остатке -- называют как хотят. Наиболее часто мне попадают из англоязычных BoardOutline
Я называю 4BoardOutline, так как для этого использую 4 мехслой

А ЭТО вы Сабунину скажите А поскольку я ОЧЕНЬ долго сидел в ПИКАДе, мне ТОЖЕ Board нравиться. А вообще-то на вкус и цвет, как говориться... Хоть горшком можно назвать, главное, что бы самому было понятно. В САМе то все равно названия другие

я же писал. у меня все варианты были
"мне ТОЖЕ Board нравиться." этот наверное в процентов 30 у чужих, и судя по наполнению-- все они получены путем импортирования из других пакетов.

Мне не нравится только одним. связь между библиотекой посадочных и проектом идет не по имени механического слоя, а по его номеру.
Только поэтому я бы оставлял номер слоя в названии.

У меня много посадочных мест в виде заготовки печатной платы (например PCI)/ Там уже включен механический слой с контуром печатной платы. и я хочу сразу знать на каком слое, ане высчитывать его открывая все механические слои

А зачем тогда слой Keepout нужен? В видео этого не объясняют.

Слой для указания зон запрета для меди на всех слоях. Как частный случай для простых проектов может совпадать и соответственно использоваться как контур платы.

Спасибо! Теперь понятно.

Настройка по-умолчанию меняется в DXP-Preferences-PCB editor-Defaults-Via-Edit values поставить галочки "Force complete tenting on top" и "Force complete tenting on bottom"

З.Ы. Тьфу, чёт я месяцы попутал...

Во вкладке tools есть функция outline from selected objects... Как-то так, делает контур по примитивам. Толщина линии этого контура 8 mil, можно ли где-то эту толщину изменить?

Вот у меня вопрос большой по этому слою.

1.
Для производства надо чтобы от меди до края платы было, скажем, 0.4 мм.
Если использовать правило OnLayer('Keep-Out Layer') - OnSignal = 0.4мм, то итоговый зазор будет больше на половину толщины линии в 'Keep-Out Layer'. А в 14.3 так и вообще ошибку выдает между линией и непонятно чем на чистой плате!!!
Как правильно?

2.
Под компонентом в определенной зоне не должно быть проводников.
Делаю IsKeepOut - All = 0мм. Полигоны заливает правильно, но вот в DRC пишет ошибку, что зазор <0
Как быть?

Я наверное сейчас спрошу по избитой теме, но как черт побери задать правило clearance(электрическое) для объекта типа board cutout сделанного при помощи solid region

1 да так. Или используйте 0 ширину линии или учитывайте ее толщину в правилах
2. не используйте 0 зазор в правилах



Никак. так как это не объект проводящего рисунка
Дублируйте keepOut