вопрос: как создать правило, чтобы при наличии Fanout (для свободных/не подключенных выводов) в микросхеме BGA при проверке не выдавалось сообщение об ошибке

Хочу задать зазор между разными диф. парами для удобства трассировки, но записать исключение для области под BGA. Создал такое правило (скрин в приложении). Не работает

нужно указывать не простой класс для цепей, а класс для дифференциальных линий

Как раз цепи он видит и понимает, а вот нарушения под BGA не игнорирует.

Как сделать, чтобы нарушение правила под BGA игнорировалось?

Сори, я с длиной дифпар спутал
Вот работает. Смотрите приоритеты

С приоритетами все в порядке. Правило применяется. Но в пределеах комнаты не игнорится. Убей, не пойму. Может у вас особые параметры для комнаты стоят? Не понимаю, почему он её не признает

Ну чего сказать. Без проекта не разберешься.
В общем страдать только Вам.

Может вместо WithinRoom попробовать что-то другое?
Регистр AND и NOT имеет значение? Скобочки?
Дайте ваши настройки комнаты.

Да какие там настройки. Комната видна на картинках.
В реальном проекте ее нет, я специально добавил,
Регистр не влияет.
WithinRoom или tuoching Это влияет только на отрезки, которые пересекают границу
Скобки-- если выражение сложное-- то да в скобки нужно заключать

КАК В ПРАВИЛАХ ПРОЕКТИРОВАНИЯ PCB-РЕДАКТОРА НАПИСАТЬ ПРАВИЛО НА МНОГОСЛОЙНУЮ ПЛАТУ.ПЕРЕХОДНАЯ КП(Via) НА ВТОРОМ СЛОЕ ТОЛЬКО ОТВЕРСТИЕ(HoleSize) с зазором(Clearance) 0.4мм

Когдато писал подобное правило! Так не вспомню, чтото типа:
1) ViaSize < 0.5 ... (для виасов 0.2/0.5)
2) onLayer...
Щас не парюсь. Использую Via simple. И если надо удалить ободок на слоях где эти Via не используются - делаю это при генерации герберов (там галочка есть такая)

[font="Arial"][/font]
Необходимо правило:
Есть плата вкоторой существуют слои для отвода тепла.Они расположены после TopLayer и
перед BottomLayer.Состоят из сквозных отв.(Hole) без КП.Вся остальная часть слоев занята
медью.Отступ от Hole до меди 0.4 или 0.5мм.
Написал правило для верхнего слоя без КП:
(ObjectKind = 'Via') And (Layer = 'Termo_TopLayer') And (Net = 'No Net') And (ViaDiameter = AsMM(0)) And (StartLayer = 'Termo_TopLayer') And (StopLayer = 'Termo_TopLayer')
Оно не работает. Не убирает КП на слое Termo_TopLayer. Где ошибка?

Видимо ошибка в том, что слоя "Termo_TopLayer" не существует

Может и существует.
А вот что одновременно стартовым и стоповым быть не может-- это точно

И о чем та картинка говорит?
Только о том, что указанный слой существует.
Разрешенные Via по это картинке не определишь

А как выбрать тип Via Fullsteck? Где это сделать расскажите по пунктам.

Может я не понял вашего вопроса...
Place Via -> Tab
Нажмите для просмотра прикрепленного файла

День добрый. Хочу сделать полигон GND по всей плате сплошной, внутри платы в одном месте (окне) сетчатый (и без зазора между полигонами GND). Порядок заливки задал без проблем. Убрать зазор не получается.

1 вариант.
InPoly(GND)
InPoly(GND)
Same net, Min Clearence 0.
Пишет - Ошибка в правиле.

2 вариант. Через FSO задал
(ObjectKind = 'Poly') And (Net = 'GND')
(ObjectKind = 'Poly') And (Net = 'GND')
Same net, Min Clearence 0.
Правило первое по приоритету, зазор между полигонами GND все равно 0,25мм (как по всей остальной плате).

3. Пробовал через FSO по имени полигона и по типу заливки/штриховки – все едино. Что делаю не так? Считаю, что многим пригодится.

Дай имя сплошному полигону например TOP1, даешь ему правило в Clearance через InNamedPolygon('TOP1') устанавливаешь зазор 0.

Спасибо, Iptash.
Задал правило
InNamedPolygon('NAME')
InPoly
Same net only, Minimum Clearence 0.
Для сетчатого (hatch) полигона в окне и остального сплошного (solid) сработало. Для обоих hatch пока нет, работаю.

На плате два полигона на разных слоях с одинаковым именами (poly_in). Создал для них правило, которое регламентирует зазор от...(ниже список по приоритетам, см. рис. 003.jpg)
1. между полигоном и компонентом DD5
2. между полигоном и компонентом DD1
3. между полигоном и всем остальным
Нажмите для просмотра прикрепленного файла

Как видно из рисунков (см. ниже), на один из полигонов это правило подействовало, а на другой нет.
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

Подскажите как создать правило для того чтобы зазор между подсоединенным падом(через термобарьер) и полигоном был один. А зазор между неподсоединенным падом и полигоном другой.
сейчас в clearence написано inpoly ispad 0.5 мм И везе прорисовывается 0.5 При этом в правиле power plane connect style все параметры по 0.2 Но почему-то это невыполняется

Попробуйте сделать такое правило Clearence для Same Nets.

При разводке платы длина проводника адреса должна быть контролируемой только от вывода корпуса Xilinx Virtex до вывода разъема SODIMM_DDR, но в панели РСВ показывается общая длина этого проводника, включаю и длину проводника от разъема до резисторной сборки – см. рис.1.
Я попытался написать правило, что бы при построении «змейки» в режиме Interactive Length Tuning она выравнивалась только учитывая ее длину в определенных слоях и проверка DRC также считала длину проводника только в определенных слоях, но мое правило – рис. 2. не работает.
Прошу помощи – в чем моя ошибка? И возможно ли вообще написать такое правило?

Нужно вводить класс FromTo и для него уже писать правило. Там будет считать от точки до точки.

По-моему длине цепи пофиг в каком она слое, эти правила будут игнорироваться.
Вообще выравнивание делается до разводки до резисторов.
Я бы здесь удалил то, что до резисторов идет. Вырезать и вставить в свободном месте (эти цепи станут No Net)
выровнять и вернуть обратно.

Я, кстати, выравниваю через Matсh Length. По-моему намного удобнее, не надо конкретные значения длин забивать.

Здравствуйте все.
Не совсем по теме, у кого нибудь есть описание всех правил на Русском, поделитесь пожалуйста, или покажите где есть.

Очень жаль, хочется все же что-то придумать

Ну я так и делал. Собственно, плата уже разведена, сейчас нужно придумать правило для ПРОВЕРКИ, иначе для демонстрации правильности разводки придется проделовать то фокус, который вы предложили, а не хочется...

Это где такой инструмент найти можно? Если не затруднит, то объясните, а то я не в курсе


Алексей Сабунин, Altium Designer Summer 08 – разработка правил проектирования для печатной платы, СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 9 2008, (продолжение) - № 1 2009, http://www.soel.ru/issues/

Спасибо.

А список правил с пояснением на Русском существует?

Этот "фокус" выполняется в 3 клика. Судя по Вашей трассировке все наросты на фиолетовом слое. Отростки от резисторов до первого перехода везде одинаковы.
Переходим в тот слой, включаем Single Layer, для большей уверенности еще щелкаем на нужный класс и вуа-ля, светятся нужные трассы.
Выделяем, вырезаем.

аа. именно для проверки.
ну тут уж незнаю чем и помочь. у самого такая же примерно ситуация, не проверяю, считаю что уже сделал все верно.



Это правило. На один пункт ниже, что вы показываете


Значение указывает, насколько могут отличаться линии друг от друга в одном классе по длине

Ну да, в принципе, элементарно. А не подскажете, КАК сделать, что бы в рамке выделялись и вырезались только трассы, а виа оставались не тронутами?

Ну мы то с вами знаем, что все сделали правильно, а вот начальство в ЭТОМ не уверено

Так, разобрался, спасибо, удобный инструмент
КРИК О ПОМОЩИ - уважаемый А. Сабунин, я вас вижу, ПОМОГИТЕ!!!
уже не вижу

Фильтр. Очень удобная клавиша Y. Поизучайте.

Жмем Y выезжает меню фильтр
С нажатым CTRL щелкаем на "Filter for..." и убираем символ "&" Перед "F" с наименования.
Опять Y, с нажатым CTRL щелкаем на "Organize Favorites" и ставим & перед F здесь, должно получиться "Organize &Favorites"
Меню должно стать таким:


Теперь жмем Y-F появляется окно с быстыми фильтрами.
Но оно пустое. Как сюда добавить напрямую я не понял.
Поэтому надо перейти в закладку History и выбрать любое выражение и скопировать сюда (Add to Favorites)
Переходим на Favorites и редактируем выражения.
В итоге должно получится примерно такое (можете свои добавить)


& нужны для быстрого вызова.
Теперь Y-D позволяет работать только с Дезигнаторами
Y-C - с компонентами
а Y-T как раз то, что Вам нужно трэк и арк.

Единственное, при каждом запуске Вам придется залазить в эту панель и устанавливать клавишу "Deselect" видно на скрине, что я ее щелкал.
Галочка не сохраняется при перезагрузке альтиума. Это косяк еще с давнишних времен.
Так что Y-F как раз и нужен. чтобы быстро сюда зайти после каждого включения.


Ну моему начальнику главное. чтобы плата работала. а длины его не интересуют.

Ув. peshkoff, благодарю за ЛИКБЕЗ

У меня начальник молодой и ОЧЕНЬ деятельный, и поэтому влезает во ВСЕ

Думаю что отследить такое с помощью DRC не получится! Даже From-To не решают данную задачу.
Визуально с помощью From-To, можно отследить, но тогда придется создавать множество этих маршрутов...

если уж совсем надо - единственное что приходи на ум - сделать на схеме компоненты NetTie, в виде куска цепи на схеме, и в виде ПО на плате, тогда у вас будет физически две цепи - Ваша проблема будет решена.

Правило я создал с помощью Rule Wizard. Вот этот путь:
1. Выбираю область, в которой создается правило - рис.1
2. Выбираю длину цепи на отдельном слое - рис. 2
3. Выбираю цепь и слой - рис. 3
4. Получаю правило - рис. 4
А оно НЕ РАБОТАЕТ!!!??? А почему? Ведь правило, по сути, создал не я, а Rule Wizard Altium Designer!

Оно и не будет работать. Длина цепи никак не связана ни со слоями ни с комнатами ни с чем либо еще.
Вы запускаете универсальный мастер создания правил. Ему пофиг чего Вы там высчитывать будете. Он думает что Вы собираетесь создать какой нибудь клиренс или правило для полигона.
Нет отдельного мастера для длины цепи (и не будет)

кстати, почему у Вас змеи такие длинные? Вы внутренние цепи в плис учитываете?

мастер правил действительно универсален, и предлагает все доступные в общем случае варианты!
если при создании правила открыть Builder, то там видны только те варианты, которые доступны для данного правила!

Да, в Builder ТАКОЕ правило - ограничение длины цепи на слое - создать нельзя, вот рис. 1, НО ВОТ ПОЧЕМУ его Rule Wizard создает - НЕПОНЯТНО. НЕ ДОЛЖЕН он его создавать, если ТАКОЕ правило не реализуется. Это очередная сложность в освоении АД и очередной БАГ разработчиков. К сожалению. Очень сложный механизм создания правил в АД, очень, и это его БОЛЬШОЙ минус. Мне сегодня прислали опросный лист по АД, так там из 21 вопроса (причем ответы на некоторые из которых - это разглашение КОММЕРЧЕСКОЙ тайны предприятия), нет ни одного, в котором бы предлагалось высказывать свое мнение о проблеме перехода на работу в АД. Считайте, что я его высказал.
Благодарю Вас, уважаемый Алексей Сабунин, за оказанную консультацию. С уважением, А. Родионов

Так он не правило создает, а предлагает задать Rule Scope, область действия правила. а какое там правило, решать Вам. Я честно говоря с трудом представляю по какому алгоритму должно все это считаться. А вдруг какие нибудь цепи придется в других слоях проложить? Каждый раз правило крутить? По-моему быстрее заблудиться можно.

Мне, кстати, тоже прислали этот лист. Я уж грешным делом подумал, что это от разработчиков...
А что там должен АД никому не ведано. Мне, например, кажется, что НЕ ДОЛЖНА программа более новой версии тормозить страшнее, чем предыдущей. Это бесит в первую очередь.

ДОЛЖНО было работать, но не работает. В правиле - ограничения длины - четко указана цепь и слой, на котором это правило ДОЛЖНО действовать, это пятая позиция - рис. 1 . Причем по Applicable Rules - Unary Rules ЭТО правило ДЕЙСТВУЕТ - см. рис.2. А когда начинаешь разводить - НЕТ - рис. 3.
Длина цепей DDR в проекте определила длина этой дифф. пары

НЕ ДОЛЖНО!
как по вашему должно в альтиуме работать правило Component Clearance, если область действия будет Net или Net Class??? Никак! Это из одной серии...

Думаю этот вопрос можно закрыть!
вывод: не все доступные варианты которыми можно задать область действия могут быть использованы в конкретном правиле. Да тут не все очевидно и интуитивно. Это слабое место альтиума - факт.
Поставленную задачу здесь решить нельзя!

ЭТА область ДОЛЖНА быть НЕ АКТИВНА - см. рис

К сожалению. Выходит, я невольно обманул начальство, убеждая его, что в альтиуме ТАКАЯ гибкая и многофункциональная система правил, что правило можно написать НА ЧТО УГОДНО

И не единственное, надо признать

Если еще вопрос по выравниванию актуален, добавлю пару копеек
В нашем случае(пользования Альтиума), Владимир дал вам правильный и единственный вариант.

Но ручками все же придется поработать.
Здесь описано как пользоваться FromTo. и не только.

Здесь таблица, которая поможет вам видеть всю картину в целом , и будет документ для отчетности перед начальством.
Для поиска нужной цепи используем PCB Filter, например, выделить Arc и Track от пина до пина на каком то слое: ((IsArc Or IsTrack) And InFromTo('DRAM_BA2_5 (U401-T4 : U502-M3)') And OnLayer('Mid-Layer 2'))
Далее измеряем длину выделенных сегментов цепи Reports/Measure Selected Objects или R-S. данные пишем в таблицу, предварительно ее нужно подготовить под свой стек слоев.
Удачи.

ЭТОТ вопрос актуален давно и всегда для тех, кто занимается проектированием ВЧ плат. Спасибо за неожиданную и своевременную подсказку в решении проблемы, завтра начну "грызть гранит", тьфу, АД
ЗЫ а то я уж совсем было духом упал после общения с гуру

5 копеек. FroomTo решает. Но только в части контроля.
Змейки, зараза, автоматом пол этот класс не попадают. Хотя большой беды нету.
Плохо одно--- Назначать только в PCB--- отсюда много ручной работы действительно.
Еслисб можно было в схеме как-то определять для группы--- цены б не было.

Вопрос знатокам: Есть ли возможность создать правило в Алтиуме, которое реагирует на минимальную ширину меди на power planes (в негативе)? Нужно избежать вариант показаный на правом рисунке. Заранее благодарен!

Нажмите для просмотра прикрепленного файла

Ещё один вопрос знатокам: есть компонент, в его футпринте, в топе, нарисован Solid Region и установлена галочка KeepOut. Как теперь в PCB задать зазор именно для этой зоны запрета (нужен нулевой зазор)?

Если общее правило до KeepOut нулевой зазор--- то ничего делать и не нужно.
Если иначе-- для этого объекта написать правило с более высоким приоритетом

Уважаемые гуру! Помогите ПОЖАЛУЙСТА!!! написать правило From To для сегмента цепи, не могу понять, в чем ошибка . И еще вопрос в догонку: это правило будет работать в режиме Interactive Length Tuning, или только в режиме проверки?