Принципиально - ничем, но мою удобнее оставить без операционника и сделать пассивной, применив некоторые хитрости при трассировке.

Ну вот, докатился наконец до того, что выдаю "выстраданные" секреты и ноу-хау (или хау-ноу, кому как нравится).

а как Вы решили использовать ADG918 - они же "коротят" на GND отключенный вход ?

ну через 50 ом на землю, а в чем ошибка?

D>инверсный Q, на С делитель по 10кОм, еще бы ключик ADG901 добавил перед усилителем - зачем лишние 120 (описка) 60МГц гонять по питанию? Перед 918 поставил бы тоже по 901 на каждый вход. Просто делали такую систему - ключей лишних не бывает, чуть что, можно ленточную перемычку бросить. Цирк с корпусированием может начаться - у нас развязка больше 100дБ на голой плате, у потребителей-друзей-конкурентов - меньше 40. Оказалось - у них корпус - большущий параллелепипед-резонатор. Они сами до нас разобрались, когда напихали черный поролон от упаковки микросхем во внутрь - развязка сразу децибелл на 15 улучшилась.
ЗЫ. Нет HEX правильно говорит - AUC80 чахленький триггер. Нельзя просто 901 ставить - 66мА ток на 50Ом при 3.3В, а допускается только 20мА - надо продумывать так ключи, чтобы не было выхода на корпус даже через 50Ом. Вспомнил - на НЧ кросскоммутаторе мы ADG902 RF2-RF2 соединяли у двух корпусов, тогда RF1 - соответственно вход и выход. 918 тогда не нужна, просто управление на разные пары 902 через быстрый инвертор.

1) d инверсный ... в зависимости от того какой уровень на d (высокий или низкий) подаем на выходе положительный или отрицательный импульс...
2) на С делитель по 10кОм ... С это я так понимаю СLK, а зачем делитель?
3) зачем 120МГц гонять по питанию? ... тоже не понятно.

про ключики учтем.

1) А как Вы собираетесь счетный триггер на флип-флопе сделать? При 0 на D у Вас всегда 1 на выходе будет. Соединив инверсный (и единственный в данном случае) выход со входом D Вы получаете счетный триггер
2) Висячий по постоянке C Вас может далеко завести - середину питания как раз резистивный делитель и даст, но с учетом 3) - его лучше чуть сместить чуть вверх или вниз от середины.
3) Я исправил 120 и 60 - заблокировав после фильтра 120МГц, Вы его не усилите, а значит меньше вероятность, что 60МГц появится после триггера (если С чуть сместить от середины в зону нечувствительности при слабом сигнале) , а значит на земле и в питании.

так?
Нажмите для просмотра прикрепленного файла

хотя нет что то не то нарисовал

Да, не то. Надо 4 элемента. По два отзеркаленных по горизонтали, с соединенными RF2. Соответственно с RF1 справа и слева как вход и выход. RF1 слева, т.е. выходы в данном случае, соединены между собой. Управление лучше подать через одно(или еще лучше двух)гейтовые 74AUC1(2)g86 или что-то типа того - на один вход одной 86 подать 0, на вход второй - 1. вторые входы объдинить и на них подать управление частотой, выходы - на соответствующие пары 902-х. Это даст одинаковую задержку по упралению на оба канала, но противофазную. См. попытку отобразить эту хорошо известную часть на рисунке. Резисторы на несколько Ом можно и не ставить.
ЗЫ просто у меня вдруг на тачке не оказалось ни одного графического и схемного софта, кроме скринкапчера. Спасибо Потапову - борцу за девственную чистоту наших компьютеров (смайлик)

Пора осваивать Linux Ubuntu и KiCAD (это я - прежде всего себе, вот уже и дома все компы сдуру вычистил).
Но если всёже сделать мощный финт всем корпусом, то можно и триальный P-CAD под виртуалкой поставить.

городьба получается ... может можно все таки так
Нажмите для просмотра прикрепленного файла
или так
Нажмите для просмотра прикрепленного файла

или у rloc и TAYa идея была

Я как-то немного выпал из тонкостей идеи, зачем 40/60, но ИМХО
- У 4002 Вы сможете перепрограммировать ref делитель 3/2 где-то за 1.3мкс при макс 20МГц CLK по управлению
- все бы сделал, чтобы одновременно 40 и 60 не присутствовали на плате.

борьба со спурами, но как это происходит?!? ... как мне Tay не разжевывал я так пока и не понял до конца...


печально ...



ну не ужели нельзя развязать два кварца экранировкой? а как насчет первого варианта где 120МГЦ через делители на 3 и 2, если и этот вариант не подходит то придется вашу идею прорабатывать, сегодня искал 74AUC1(2)g86 так и не понял что за устройство...сейчас еще погуглю.. вроде накопал http://www.ti.com/lit/ds/symlink/sn74auc1g86.pdf



вот тоже не пойму все в начале дискуссии активно предлагали использовать делители 3/4, 2/3, а на деле это оказалось не так уж легко реализовать ... или я не там ищу? вообще кто-нибудь реализовывал такую идею с переключением частоты опоры?

Я просто имел ввиду сдвоенный в одном корпусе XOR http://www.ti.com/lit/ds/sces479b/sces479b.pdf или
http://www.nxp.com/documents/data_sheet/74LVC2G86.pdf

дробные спуры у HMC702 тем меньше , чем дальше кратность умножения опоры на выход VCO отличается от целого числа. Например Nобщ=200.001 - спуры весьма велики и находятся в полосе PLL . Nобщ=200.3 - дробных спур не видать вообще. Nобщ=200.990 - опять лезут спуры. Переключением опор имеющих наибольшее общее кратное и позволяет уменьшить количество частотных точек на свипе со спурами. В этом смысле делитель /3/4 лучше чем /2/3. Но даже делитель /2/3 от 120 МГц это лучше чем одна опора на 50 МГц , так как спуры будут встречаться реже (через 120 мгц интервал по свипу).
Лучше было бы наверное иметь частоты FPFD что-то типа 65 и 70 Мгц, тогда у них общая опора 910 мгц (переключаемый делитель на 13 и 14) . Но это как-то тяжеловато будет выглядеть.

это не страшно что 1,3 мкс, главное чтобы конец записи и перезагрузка регистра REF предделителя в ADF4002 одномоментно совпала с моментом перезагрузки делителей в HMC702.


Переключать отдельные независимые кварцевые опоры нельзя , хотя бы потому что они имеют допустим неточность установки собственной частоты в 5 ppm, На частоте 10ГГц эти погрешности станут равны 50кгц, а при шаге 250 кгц допускается какая ошибка ? кажется 10кгц . Вторая причина в том , что даже если переключаемые опоры имеют 0,1ppm точность , то на интервале 1 мкс шаг по частоте через 250 кГц во временной области больше напоминает скачек фазы , что для некогерентных опор приведет возможно к проблемам, большим чем спуры от фракциональника.

Скажем так: дороговато - оказывается я сильно отстал от жизни в плане цен http://www.hittite.com/products/view.html/view/HMC394LP4
Можно рассмотреть еще в этом плане http://www.hittite.com/products/view.html/view/HMC705LP4 - но подороже

У 4002 вроде ненормируемое время дешифрования и загрузки.
Добавлено. Вспомнил еще кое-что AD9513-9515, например, http://www.analog.com/en/clock-and-timing/...ts/product.html

а действительно, хороша.


по фронте LE вроде бы как должна и перезаписаться в рабочий регистр- защелку.

А по-моему, самое то! Vecheslav вроде как DDS собирается в опору ставить, так там как раз и нужна опора до 1 ГГц. Эту опору можно элементарно сделать умножением или узкополосной ФАПЧ на ПАВ-генераторе или узкополосном ГУНе и растащить на DDS и на вход программируемого делителя, формирующего опору дробночисленной ФАПЧ.
Однако, городуха для начинающего синтезаторщика неслабая (это я опять о себе). Я бы для такой архитектуры DDS, PLL и формирователь опор на разные модули растащил. Если бы не требование ступенчатого свипа, то эта задача на PMYTO решается красивше. Оно и не факт, что на дробночисленнике ступенчатый свип с запрошенными в ТЗ характеристиками выйдет. Всё-таки здесь архитектура с подмешиванием DDS к СВЧ логичнее и симпатичнее выглядит, но реализовать её сразу вряд ли получится.

На одном из семинаров на ВДМаисе в Киеве лет 5 назад этот вопрос задавался, по другой чипе ЕМНИП - мужичек-американец с писклявым голосом, довольно толковый, ответил примерно так: "А какая вам разница - все равно захват в петле происходит намного дольше. Дешифрация, защелкивание в соответствующий внутренний регистр и принятие к исполнению (переводчик) (processing - вроде так звучало) должно происходить за время 20-100нс, я так думаю, для уточнения обратитесь в техподдержку."

этот вариант я тоже рассмотрю, но позже ... хочу довести до конца идею с опорником 120 и делителем 2/3 и так... то что просто поставить два кварца на 40 и 60 и клацать между ними с помощью ключа утопическая идея, я понял, спасибо TAYю, подробно объяснил.

но хочется получить комментарии и вот к этим схемам.

Схема 1
Нажмите для просмотра прикрепленного файла
Схема 2
Нажмите для просмотра прикрепленного файла
Схема 3
Нажмите для просмотра прикрепленного файла
Схема 4
Нажмите для просмотра прикрепленного файла

больше всего вызывает вопросы схема 4, как обычный синтезатор 4002 можно использовать как делитель 2/3, как его нужно включить чтобы он работал как делитель?

120Мгц подаете либо на 8 (REF_in), либо на 6 (RF_inA, 5-я RF_inB через 100пФ на корпус), для выбора коэффициента деления программируте 00 регистр REFERENCE COUNTER LATCH в первом случае, либо 01 N COUNTER LATCH во втором, в любом случае сигнал снимаете с 14 ноги MUXOUT, задав правильно биты M3-M1 в регистре 10 FUNCTION LATCH - в первом случае 100, во втором - 010. Никакие фильтры, как на картинке не нужны. Вы ж ее простым делителем программируете.

я так понимаю MUXOUT программируется не как контроль захвата, а как выход с N делителя (RFin вход) или с R делителя (REFin вход), если это так то более менее понятно, теперь другой вопрос, я так и не понял можно его (4002) однозначно использовать или нет, срыва захвата в режиме свип не будет? и еще в таком включении 4002 ноги REFin(или RFin) и СP просто в воздухе?

схема 1 не годится

схема 2 - надо отделить выход опоры от HMC394 конденсатором , я бы еще и резистор ом 50 последовательно впихнул бы.
скорее всего будете ноги управления только А0...А2 использовать - их к плисине , а остальные сразу заземлить.
конденсаторы по питанию не хотите поставить возле HMC394 ?

схема 3 - гораздо хуже 2 , т.к. избыточна

Муксауот - просто выход мультиплексора с внутренней логики синтеза, на работу чипы не должен влиять. Это стандартная фича большинства чипов АД и Натионал Семикондакторс. Что касается будет - не будет, то я на время отпуска слегка выпал из обсуждения (а все мои 8 директоров уже надавали задач) и не очень соображаю некоторые вещи - как например, решается вопрос сообщения Хиттайтом при свипе, что неплохо бы поменять опору, ибо подползаю к целому коэффициенту деления в петле. Незадействованные входы я бы посадил на землю через адекватные кондеры.

Хитайт буит молчать как рыба , ничего не сообщит, да и некогда от него на свипе сообщения принимать - трясти свипировать нужно .
Все коэффициенты и когда что переставлять из предделителя - надо посчитать заранее , записать на бумашку, вложить в программу, сделать табличку , и уже по ней в свипе работать. В реальном времени думать особо некогда будет. п.м.с.м

Ничто не мешает распараллелить процессы загрузки и анализа реакции системы в FPGA.

да я основные входы подцепил для общего понимания на уровне структуры, обвязку по питанию и всего прочего оно конечно появится ... вопрос имеет такая схема быть или принципиально нет, как например схема 1 ... ну и сразу следующий вопрос, так что теперь выбрать hmc394 или 4002?

может и так , как Вы говорите, только я не знаю как анализ за 1 мкс сделать

При такой манипуляции опорой в результате каких-либо ошибок или нестыковок у системы может снести крышу. Для анализа устойчивости синтезатора в процессе свипа можно осторожно врезать в цепь управления ГУНом многоразрядный АЦП или делать выборки управляющего напряжения и сравнивать с предыдущим значением, аккумулированным в аналоговом ОЗУ.
Что касаемо расчёта частоты опоры, то тут Вы абсолютно правы, у HMC702 не нужно ничего спрашивать в процессе свипа. Есть опора (эталон времени), мы можем от неё засинхронизироваться и посчитать, в какой момент времени какую частоту подать на синтезатор, какие коэффициенты загрузить.
Тут я заметил ещё одну граблю: в процессе постоянной перезагрузки коэффициентов на выходе синтезатора могут (а скорее всего будут) образовываться приличные спуры, которые косвенным образом увеличат время переходных процессов системы. Хорошо, если мы грузим только дробный коэффициент, а когда мы меняем частоту, мы меняем как минимум три регистра (а скорее всего - четыре с учётом тока CP). Так вот, на время порядка 2-3 мкс (точно лень считать) при максимальной частоте управляющего интерфейса синтезатор окажется в состоянии переходного процесса, и таких точек во всей частотной области свипа может оказаться слишком много. Или я что-то неправильно понял?

я не знаю в тему или нет но повторюсь по требования тз: диапазон 8-12ГГц, свип должен происхдить в два цикла 8-10 и 10-12, шаг в режиме свипа 250кГц, время выделяемое на шаг 3мкС, т.е на поддиапазон 8-10 у синтезатора должно уйти 24мс, соответственно на диапазон 10-12 столько же. В общем на шаг должно тратиться 3мкс, а не 1мкс как в первом варианте тз, если мы вообще о том времени говорим...



а у всех принимающих здесь участие в обсуждении есть примеры создания синтезатора с подобной архитектурой построения? Или я буду первопроходцем?



вообще если такая грабля имеет место быть, то переходной процесс можно еще немного увеличить, увеличив шаг до 350кГц, но это потолок больше шаг делать не желательно для правильной работы устройства где будет стоять синтезатор ... если мы увеличим шаг до 350 кГц, то получается чтобы уложится в 24 мс на диапазон 8-10, время затраченное на шаг получится чуть больше 4мкс. Но меня больше волнует то что при перезагрузке коэффициентов на выходе синтезатора будут образовываться спуры, если это так то получается мы меняем частоту опоры чтобы избавиться от одних граблей, а в итоге появляются другие?

Синтезатор у Vecheslav-а прост как "грали" хотя и быстр.


а если не делать разработчиком нестыковок и ошибок , есть причины для "снесения крыши" ?
я не вижу.


это ,имхо, лишнее.

не "слишком много" а ровно 8000 точек в течении свипа , который сам по себе есть переходной процес длиной 24 миллисекунды по ТЗ
истину глаголите, на интервале 24 мс будут "приличные" спуры с шагом 250 кГц. Но они и являются целью построения данного синтезатора.

Вы еще забыли сказать что означенные 3 мкс делятся на 2 части, за первые 2 мкс синтезатор "меняет" частоту на 250кГЦ и затем 1 мкс её удерживает (для измерительных или еще каких то целей) с точностью 10 кГц( что эквивалентно 3-4 градусам ошибки фазы на этом измерительном 1мкс интервале)

Архитектура, обсуждаемая на последних страницах и по Вашим схемам, на 99% повторяет простейший одноконтуруный из учебников и даташитов. Вся разница только в том что наружу из микросхемы ФАПЧ вынесен предделитель опоры.

все верно



и тут в точку, это не ноу хау, я имел ввиду рабочие, готовые, проюзаные до мозга костей синтезаторы с выявлением всех граблей и детальной оценкой такого построения по отношению к другим ... просто это я к тому что изначально мне предлагали структурные схемы с квадратурными модуляторами и другими устройствами, ну в общем схемы были какие то грандиозные и для меня как для начинающего было все сложно, а тут довольно таки все просто, а главное понятно что куда, зачем и почему ..

Вопрос 1. Реально есть рабочие синтезаторы с такой структурой?

Вопрос 2. И еще раз повторюсь так на чем же лучше на hmc394 или 4002 сделать делитель 2/3?

Вопрос 3. Развейте мои сомнения. ... при перезагрузке коэффициентов на выходе синтезатора будут образовываться спуры, если это так то получается мы меняем частоту опоры чтобы избавиться от одних граблей, а в итоге появляются другие? Это действительно так?

если никто не признается , то "первопроходцем" будете

я бы взял hmc394

Это к YIG-у, его предположение , пусть пояснит.

Вы хотите вообще без всякого риска для себя получить уже провернный "до мозга костей" синтезатор соответствующий вашему ТЗ ? так такого нету ..... пока. Вот сделаете - послушаем ваш отчет о проделанной работе

Да, Вы правы, это лишь предположение. Поясняю:
В моём синтезаторе на первых порах использовал прямую отладку с LPT-порта персонального компьютера, у которого линии D0-D7 имеют 3.3-Вольтовые буферы по выходу (материнку подобрал давно из "мусора" одну из древних, ЕМНИП Chaintech, тогда 3-Вольтовые уровни на параллельном порту в диковинку были). Грузил все регистры в любом случае, даже, если их содержимое не менялось. Вот тут я эти палки как раз и увидел, многократно загружая одну и ту же посылку.
Буфером между портом и HMC700 служила нетактируемая ничем ПЛИС, толерантная даже к 5 В, поэтому версия о несогласованности напряжения логических уровней отпала. Правда гальванической развязки по LPT не было, поэтому подумал, может тут как раз и засада. Но я потом провёл подобный опыт и с развязкой - тоже самое. Пока пришёл к выводу, что цифра внутри PLL наводится на радиочастотные цепи, в т.ч. через регистры.

Есть еще один очень красивый способ получения хороших шумов при делении на частотах до 400 МГц.
1) adf4002 + триггер из серии "Little Logic" по выходу.
2) CPLD + LL-trigger.

В любом случае фазовые шумы получаются на порядок лучше hmc394, также немаловажно значительно более низкое потребление и как следствие меньшее значение пролаза деленной частоты в выходной сигнал по питанию при одинаковых номиналах фильтрующих элементов. Я предпочитаю второй вариант из-за большей гибкости и универсальности.
Для примера привожу шумы ГК 100 МГц, деленного на 5 с использованием XC2C32A-6QFG32C + 74AUP1G80GW:

Нажмите для просмотра прикрепленного файла

нет, просто хотелось бы побольше узнать про подводные грабли при такой структуре ... а вообще ДА

А еще существуют 193ИЕ2 и генераторы на 500МГц какие-то БМГ+ в качестве опоры.
У меня ввобще-то есть несколько мотороловских MC12009, 11, 13 c делением 5/6, 8/9 и 10/11 - тоже вариант?

Боюсь, что не выйдет. Почему так решил - да потому, что я в синтезе столько дров наломал, пока теорию не начал учить.
Иное дело - люди, подготовленные к этой работе в ВУЗах в теории и на практике, им такие книжки нужны лишь иногда.
Здесь, в форуме, можно получить интересные мысли, обсудить свои идеи, получить практические советы и рекомендации. Но без глубоких познаний теории синтеза обработать эти идеи невозможно. Придётся Вам всё-таки подналечь на чтиво... да и мне тоже...

Спасибо. Одновибраторы сплошь и рядом так делал, до непрерывного делителя не додумался.

Для сравнения приведу шумы самого ГК 100 МГц и на выходе CPLD без LL после деления на 5 (светлая линия), можно сравнить с картинкой выше. Этот результат будет очень полезен Vitaly_K, буферизация всех сигналов с помощью LL-trigger поможет более чем на 20 дБ улучшить шумы в его синтезаторе. Думаю результат будет не хуже, чем при интегральном исполнении и сразу решится вопрос "стоит ли овчинка выделки".

P.S. Не исключаю возможности дискретного исполнения фазового детектора на LL с шумами лучше Hittite.

Нажмите для просмотра прикрепленного файла

rloc, может картинку шумов нарисуете для 4002 при делении на 5 с выхода MUXOUT без LL триггера (любопытно) ?
также может задержку от фронта LE до появления "новой делённой частоты" на выходе скажете (раз уж меряли). ну хоть примерно.

Можете не сомневаться, шумы получатся такие же низкие. С adf4002 не проверял, это был только альтернативный вариант. Согласен, есть некоторая неопределенность в задержке сигнала на выходе adf4002. В самой идеи ничего нового нет, все хорошо забытое старое, достаточно взглянуть на внутреннюю структуру NB7N017M, есть и много других примеров, под рукой пока не нашел. Я для себя нашел способ работать на CPLD на частотах выше 500 МГц, поэтому альтернативный вариант отпал.
Немного повторюсь, на LL-триггере можно сделать фиксированный делитель с низкими шумами и входной частотой не менее 1.5 ГГц, выше просто не проверял, хотя запас есть и чувствуется не маленький.

От самого триггера мало чего зависит. Пусть даже он будет идеальным, но тогда он в точности передаст на выход разнобой в задержках по KR-разрядам, а именно из-за этого разнобоя и ухудшается спектр. Выровнять, до желаемого уровня, эти задержки в ПЛИС практически невозможно. Также если он (триггер) идеален в смысле амплитудной точности, то от этого тоже мало проку, поскольку всё будет испорчено навесной KR-матрицей, «размазанной» по печатной плате. Единственный выход – разработка заказного чипа.
Тут есть некоторое продвижение. Analog Devices приступил к разработке образцов на базе нашего проекта, который на Актеловской ПЛИС. Но быстро они эту работу не сделают, так как она у них неплановая, а своих проектов тьма.
Хотелось бы найти в помощники программиста-математика для усовершенствования программы расчёта спектра в зависимости от неточностей ЦАП. Та, которая есть сейчас, учитывает неточности только одного разряда. А интересно и важно было бы знать, что будет, если неточности распределены каким-то образом по всем разрядам. Правда, результаты моделирования в Analog Devices оказались довольно-таки впечатляющими, но неплохо было бы иметь строгое математическое подтверждение. А я вроде бы как Чапаев, который на экзамене в академию представлял интуитивно, что ноль пять плюс одна вторая – это литровка, но математически выразить не мог. Так что буду весьма благодарен, если кто-то откликнется на мою просьбу о помощи.

Надо же, так-таки взялись! Желаю удачи и Вам, и им! Было бы интересно применить такие чипы в своих задачах.

Обсуждение идеи PDS перенесено на форум A New Concept in Frequency Synthesis. Это сделано по инициативе rloc, который справедливо считает, что там ему место, и чтобы не мешать Vecheslav-у.

И чем закончилась эпопея?

И для тех кто в танке... Что такое LL триггер?

Little Logic

А ёлки палки ни в жизнь бы не догадался. Я даже у гугула спросил что за новая модификация триггера )))))

Спасибо.

Какая именно? Тут две темы фигурировало. PDS так и остался реализован в интегральном исполнении, если не ошибаюсь. Про свипирование мне ничего не известно.

Исходная тема со свипированим. Было много активности, куча схем и тишина

Да тут для многих эта тема уже и неактуальна, как я понимаю. Ну а топикстартер и не должен по ней отчитываться, учитывая сферу его деятельности.