Спасибо! Там посмотреть не догадался. Все всплывающие окна оказывается там...

И ещё огорчает что за столько версий всё никак не смогли побороть вот эту проблему:
Нажмите для просмотра прикрепленного файла

И ладно бы оно было в каких-то сложных ситуациях. Но у микросхемы шаг 0,5мм, ширина площадок 0,3мм, отступ маски 0,025мм, остаётся чётко 0,15мм. Никаких тысячных в размерах нет, точность метрических размеров выставлена максимальная - 5 знаков.
Приходится выставлять ширину КП 0,299мм, чтобы удовлетворить хотелки Альтиума и ликвидировать 50 ложных ошибок.

Скорее всего Вы работаете в миллиметрах. Внутри Альтиума сидят дюймы. Вот и накапливается погрешность.
Этому кизяку столько-же, как и самому Альтиуму!

Миллиметры ни причем. Проблема выскакивает и не только в таком примере. Но тут больше другие проблемы с допусками-- нельзя выставлять их с абсолютной точность на сходимость.

Вот я об этом и говорю, что он не в состоянии это обработать верно. А как мне ещё поступить, если технологически у производителя плат такие допуски, плюс в рекомендованом посадочном ширина площадок 0,3мм и шаг 0,5мм, только и остаётся что делать 0,299мм ширину площадки.


Да, с 2010 года за этой фишкой слежу, улучшений не вижу.

Успокойтесь. Производитель проверяет ширины и зазоры с допускам. естественно не 0.00001. Обычно в процентах или абсолютных единицах

Вот тут главное слово рекомендованном. и опять же допуски не даны

И правильно. только я бы зазор снизил. хотя это дело вкуса.
Просто ширина задается уже на уровне библиотек, а зазор можно регулировать правилами в проекте.

Там хватает и более актуальных вещей

Проверил в 16.1.10, все тоже самое.
Повторю свой вопрос, что не так с импортом из PCAD в Altium 16.х.х, как это исправить ?

Спасибо!

Переношу плату в другое место. Выделяю Keep-Out Layers, потом Designe>Board Shape>Define from selected objects. Все отображается нормально. Но как правило нужно скорректировать толщину платы (Designe> Layer Stac Manager).

Добрый день.
Такая проблема: перестали открываться ПДФ-ки через "ComponentLink1URL" с помощью Foxit reader. При этом выскакивает такое окно. Через Проводник всё отлично открывает, а через AD, как видно, не хочет.


Поменял по-умолчанию открывать pdf-файлы через Adobe - всё норм работает, но он грузит гораздо дольше лёгкого Foxit'а.
Позавчера ещё всё работало. Сейчас в новых и в старых проектах Фоксит бунтует...

UPD.Очевидно проблемы на одном компьютере, потому что на других всё путём.

Пользуясь случаем, хотелось бы спросить есть ли в Альтиуме какой-либо инструмент типа Boolean для графических примитивов в PCB? Всё как-то обходился без него, но это не дело.

Монтажная схема некорректно формируется в .pdf.

1. Когда выбираешь способ обозначения неустанавливаемых компонентов, то есть вариант зачеркнутых поз. обозначений на монтажной схеме, т.е. когда неустанавливаемые компоненты показываются на монтажной схеме с зачеркнутыми поз. обозначениями. В рельности это не работает, поз. обозначения не зачеркиваются. Видно только, что контур неустанавливаемых компонентов прорисовывается незакрашенными линиями.

2. Когда выбираем способы обозначения неустанавливаемых компонентов в которых они перечеркнуты/заштрихованы, то зачеркивание/штриховка всех неустанавливаемых компонентов показана с обеих сторон платы.

Скриншоты прикрепил. На втором скриншоте видно, что на верхней стороне также показаны штриховки с нижней стороны.

Спасибо!

Может быть 2 причины столь странного поведения:
1. Не верные настройки печати
2. Версия промежуточная версия программы (16.0.1....16.0.8) где была проблема с выводом на печать сборки с вариантами.

пример файла платы с настройками и указание номера версии позволит более детально это выяснить.

Не понимаю , почему возникает эта ошибка в 16 версии при попытке обрезать плату под размер. В 13 - такой нет , спокойно режет.

AD16.1.1 не пойму что не так с шириной проводника.
В комнате задано правило на минимальную ширину прводника 0,22мм.
Applicable unary rules на проводниках показывает что действует правило Width_FOR_MCU где задана минимальная ширина 0,22мм.
При компиляции ругается что ширина меньше чем 0,25мм которая задана в другом правиле, но это правило не действует в этой комнате.
В контекстном меню по ПКМ нет пункта Violations который появляется при наличии ошибок.
Что с этим делать?

Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

мне кажэтся, у правил приоритет неправильно задан - на последнем скрине внизу слева кнопка

Ну как же? Я же приложил скриншот где показаны applicable rules что текущее действующее правило задает ширину 0,22.
Вот скриншот с приоритетами если надо.
Нажмите для просмотра прикрепленного файла

Проверка идет не при компиляции, а при запуске DRC или через панель соответсвующую.

Да и сбросить ошибки перед DRC не мешало бы.

В общем у вас что-то не так. А что не так, гадать надо

о, кстати и на пады меньше 0.25 ругаеца.
действительно чтото намудрили.

Удалось локализовать проблему и повторить в маленьком проекте.
Всему виной галочка Check physically connected copper указанная в правиле которая действует за пределами комнаты.
При запуске DRC она похоже проверяет по всей длине проводника, при этом не учитывает что часть проводника (та что внутри комнаты) уже прошла проверку DRC в более приоритетном правиле.
Можете попробовать поиграть этой галочкой в приложенном проекте.
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

Да, это похоже на Bug.

Была такая же проблема. версии фоксита у вас одинаковые на всех компьютерах?
У меня такая проблема была на 4-ой древней версии, поставил более новую 5-ую вроде.. (уже снес, не помню) все заработало.

Спасибо, помогло!
Тем не менее замечу:
- на обоих компах версии стояли одинаковые.
- на "проблемном" компе ссылки перестали открываться внезапно.
Так что истинная причина осталась не раскрытой.

Когда нибудь это исправят?

Да, не очень приятный баг. В 17-ой версии он будет исправлен!

Может еще и "кастрированный" Query Builder в 17 версии поправят?

Вот и на хрена надо было создать ещё один подраздел , в котором надо выбрать режим работы с платой , ввести режим редакции и только в этом режиме можно редактировать плату. Пипец

Не пользуйтесь им, если у вас не сложная гибко-жесткая плата. Старого подраздела достаточно для простых старых вариантов

Заметил глюк AD16
Ставлю Via на частично разведенную плату. Выскакивает окно с предложением к какому нету подключить. Название цепи обрезано.
В AD14 этого нет!
Нажмите для просмотра прикрепленного файлаНажмите для просмотра прикрепленного файла

Друзья, может кто чего знает.
Добрались до скрещивания Altium+Solid, честно посмотрели всего Сабунина на Тытрубе, все делали так, как завещали, но застряли на моменте конвертации проекта в Managed.

Создали Design Repository, установили Vault, все вроде зелеными галочками помечено, мол работает, но при конвертации проета в Managed вот такой ахтунг:





Сам репозиторий в настройках воть:




Надеюсь я в ту ветку написал, а то грохнут пост без суда и следствия...

Подскажите как настроить чтобы не удалялись лишние via которые соединяют два проводника (т.е. одно остаётся, дублирующие удаляются)?

В режиме прокладывания проводника нажать Tab и снять флажок с "Automatically Remove Loops"

Снять флаг Remove Loop в настройке интерактивоной настройки. - Действует на все
Снять этот флаг в свойствах цепи--- действует на такую цепь

Доброго времени суток.
Подскажите пожалуйста, столкнулся с проблемой. Делаю пару маленьких полигонов

Заливаю тот же слой земляным полигоном поверх. Всё как бы ок.

Но стоит сделать Repour all, я получаю это:

WTF??
Индивидуальных правил на маленькие полигоны нет.

"Александр Сергеич, куда стенка девалась?!"

скорее всего есть перекрывающиеся полигоны с разными свойствами. Настройте приоритет перезаливки, дабы первыми перезаливались те, которые на каратинке со стенками

Они действительно перекрываются, это правда.
А вот как настроить приоритет я "в лоб" не нашёл. Подскажите пожалуйста.

UPD Нашёл, спасибо

Такие вещи лучше делать солид регионом, причем не сразу- а именно конвертированием из полигона(convert-expolde polygon to free primitives) . Что касается именно приоритета заливки, предлагаю держать как можно меньше "перекрывающихся" полигонов- пару раз в месяц у меня стабильно происходит дроп правил/порядка перезаливки именно в части полигонов. Источник проблемы отловить не смог, сама проблема повторяется не на каждом компьютере- нашел собственно из-за привычки проверять файлы прошедшие коммит в контроле версии/загруженные на сервер кастомера: в смысле скачиваю обратно и смотрю что стало. Так и живем

Это полезно, когда в этой области трассировка завершена и изменятся не будет.

В 17 версии грозятся фичей объединения полигонов. Частично это решит подобные вопросы

В целом да, но имхо это более выражено когда полигоны/регионы просто по-быстрому нарисовали от руки- я обычно для таких целей рисую контур на механике, а потом конвертирую, соответственно "прототип" полигона сохраняется.



Смотрел несколько раз видео о новом контенте в 17 версии- безусловно вводят полезные фичи и видна работа, но имхо на новую версию это конечно не тянет, да и не с того в альтиуме начинают.

Я так понимаю преимущество в том что он не repour'ится, и не перекрывает полигоны.
Сейчас попробовал, вроде получилось, из минусов - не нашёл, есть ли возможность задавать remove islands\Necks. Пока получилось справится только правилами, но вообще интересно, насколько гибкий инструмент.
Раньше юзал его только для создания вырезов в платах.

И это в том числе.



Нужно сначала настроить полигон перед разбивкой- в регионе таких настроек нет, да и не должно быть

Всё, теперь понял почему именно через конвертирование. Спасибо!

Тут есть две (_|_), любезно предоставленные разработчиками этого ПОделия.
1) solid region нельзя конвертировать в copper pour. Т.е конвертация в одну сторону
2) solid region и канальная трассировка несовместимы. solid region просто не копируется

Тут заметил одну вещь, может глюк может мне повезло Итак, создаю output jobs files - настраиваю вывод в формате pdf, печатаю схему, вид платы, сборочный чертеж и т д, исрользую один контейнер для создания пдф документов, так вот заметил такую вещь, если добавлять последовательно все документы, то все документы которые выводится после печати draftsman документа, печатаются с изображением оного, лечится тем, что печать draftsman документа должна быть подключена последней к контейнеру. Так и должно быть или это таки баг? AD16.1.19.

Поставил "на попробовать" версию 17.

Первая же проверка "incomplete connection" на старом готовом проекте показала, что или я чего-то не понимаю, или что-то радикально не так:
Нажмите для просмотра прикрепленного файла

Координаты трасс совпадают с координатами via и pad, причем уже давно ставлю в настройках "показывать координаты до 5 знака".

И масса "ошибок" с "неподключенными" via на полигонах.

И опять что-то поменяли в скриптах: Fix_Connections, которым проверял наличие всяких "неаккуратностей" перестал работать, выдает:
Нажмите для просмотра прикрепленного файла

И это буквально первые минуты и первые пробы новинки...

Тоже загрузил старый проект. включил-- Только 60 ошибок. Все получены копированием канала в однотипном подключении Via
Но по новому правилу, так и есть, отрезки не доведены до центра Via.
Рядом Via без ошибки и естественно там чисто.
На плате все такие чистые --- кроме указанных в каналах.

Смотрите у себя или проект в студию

Системный разделитель в винде надо поставить точку, "."

Но я ведь сразу указал - видимые в свойствах Via и Pad координаты совпадают, все доведено до центра.

А Via на полигонах - это как? Часть таких считается подключенной, часть нет :-(



К сожалению, думаю никто мне не позволит выкладывать проект в публичный доступ, хоть и не гостайна.

Продолжение банкета: на Plane созданы Regions для удаления меди под ламелями разъема.
На обоих Plane появились фантомные Region без узлов, но генерирующие нарушение правил зазора, их "видно" только в PCBList:
Нажмите для просмотра прикрепленного файла

Это старый проект, и естественно, никаких таких ошибок не было.




Это делается в числе первых настроек винды, еще до установки софта, и так уже много лет :-)

Вот в другом скрипте, IsPadCenterConnected:
Нажмите для просмотра прикрепленного файла

Видимые и одинаковые-- две большие разницы.
Копи пасте в свойствах объектов и смотрите пропала ли ошибка

А никак. Я же не знаю что у вас.
У меня там не ругается.

Ничего не скажу, так как давно перестал использовать Plane

Так отключите проверку новых правил. Что вы сравниваете дойную и породистую корову.
Сравнивайте по одинаковым критеоиям

Дублирование вырезов в плате при просмотре в 3D.
Собственно на скрине:

Все вырезы на плате дублируются влево и чуть вверх. Эффект наблюдается только при просмотре в 3D на больших платах. При экспорте всё нормально.

Версия 16.1.9

просмотрите их в SCHLIST
Возможно сами задублировали вырезы при копировании.
На малых платах, если дубль выреза не попадает в пределы платы, то его и не видно. Но это не означает, что его нет

1. В чем может быть проблема? Parasolid не активен.

2. Есть ли способ вручную установить какой-либо плагин (из папки)?