Добрый день, Господа!
Возник вопрос по поводу возможности в orcad capture именуемой "Journaling". Исходя из описания в документации, будучи включенной, она выводит в окно команд все сделанные действия в форме консольной команды, что весьма удобно для написания скриптов.
Проблема в том, что в версии 16.5 у меня подобного эха нет.

На форуме каденса предлагают такое решение:
http://www.cadence.com/Community/forums/p/15614/1294051.aspx

Но, сделав все по инструкции, проблема осталась. Куда стоит копать?

Желательно, чтобы пины на плате выглядели как отдельные круглые площадки. Электрически они соединяются через сам клеммник (weidmuller). На данный момент смог реализовать пин как одну округлую площадку с двумя отверстиями, но вид конечно ужасный. Неужели это такая большая проблема установить два отдельных пина под одним номером?

Еще возникла очередная проблема с PCD Designer'ом - начал зависать в произвольный момент, приходится в диспетчере закрывать все окна allegro (в том числе и Design Entry CIS) и снова запускать, иначе не дает сформировать повторно нетлист (пишет предупреждение, что занят каким-то процессом). Подскажите пожалуйста, кто сталкивался, куда копать?
Спасибо.

Добавил галочку – disable opengl, перезагрузил комп. Вроде зависание исчезло, хотя и вид конечно стал отвратительнейший :-) , зато через какое-то время стала появляться ошибка при сохранении файла о том, что испорчена какая-то база данных и предлагает сохранить в файл *.save. Вся работа из-за этого стоит.

1. Tools - Database check.
2. Install professional video card.

Спасибо за совет. Установил последний хотфикс, вернул обратно использование opengl, перезагрузил. Пока без зависаний (тьфу-тьфу-тьфу).

Allegro Design Entry CIS 16.6-S014 Открываю проект сделанный ранее, точно версию не знаю, актуальную года 3 назад. И жуткие тормоза в прорисовке на мониторе. С другими проектами, созданными в той же версии и подобного объема проблем нет.... кто знает, от чего так

копировать схему в новый лист проблему не решило....

"Электрически они соединяются через сам клеммник..."
Ну тогда вопрос решается элементарно - один из выводов имеет номер 1, и к нему идет подсоединение на плате.
Другой вывод является механическим, к нему подсоединение на плате не требуется, поэтому он не имеет номера.

Проблему частично решил, т.к. не понял от чего так..

В общем к FPGA было четыре порта, но текст линий какой то жирноватый. Очень похоже, что их дохрена в одном месте оказалось. как посчитать не понял. удалил и заново создал. тормоза пропали




Нажмите для просмотра прикрепленного файла

Добрый день! Имеется РСВ. Требуется выделить на ней все проводники толщиной <0.4мм. Можно ли?

Не подскажите как реперные точки ставить? Может в каденсе предусмотрен какой-то механизм для этого?

делаете mechanical symbol с одним механическим падом нужного размера, и открытием от маски.
дальше ставите его везде где вам надо, Place-> Manually


а зачем? Если надо сменить толщину - так в Constraint manager найдите и смените, вам DRC все цепи подсветит.

В 16.3 появилась такая фича - flip design, которая позволяет смотреть на плату с другой стороны. Кто-нибудь знает секрет, почему в этом режиме сетка не рисуется? Я вначале думал, что это только в 16.3 такая особенность, а потом смотрю, и в 16.6 та же странность. Неужели так трудно сетку рисовать в перевернутом виде, что ли?

Это скорее вопрос к программистам, которые его пишут

Здравствуйте! Вопрос следующий: при создание нетлиста для готовой (не мной сделанной) схемы, появляется сообщение об ошибке : ERROR(ORCAP-32042):Netlister failed.
Please refer to Session log or netlist.log for details.
Как решить эту проблему?

Как минимум посмотреть в окошко Session log и прочитать, на что именно ругается нэтлистер.

Здравствуйте. Пытаюсь применить функцию Swap->Functions, но никак не получается это сделать. Я создал в CAPTURE гомогенный символ, состоящий из 8 gate. В каждом вентиле по два контакта. Соответствующим контактам каждого вентиля присвоил одинаковый PinGroup, то есть у меня получились две группы 1 и 2. Однако в PCB Designer при активировании команды Swap->Functions, я выбираю один из swap выводов и получаю сообщение (SPMHA2-23): No functions are swappable with the selected function ... pick again. Когда я пытаюсь произвести замену на уровне отдельных контактов, то есть задействую Swap->Pins, всё работает нормально, при выборе одного из выводов подсвечиваются остальные 7 контактов группы, с которыми я могу произвести замену. Что я делаю не так?

Доброго времени суток! Не подскажите, где задаётся размер апертуры (aperture) для границы полигона (shape) при создании векторных gerber - файлов из OrCad16.5, формат герберов - rs274 6.00.

Господа! Добрый день! Имеется микросхема (микроконтроллер). У каждого пина данной микросхемы есть атрибуты "text", "name".Есть ли такая возможность в автоматическом режиме присвоить проводникам, соединенным с этими пинами, имена, в соответствии, например, с атрибутом "name". Например, проводник будет называться "PB11/USART3_RX"?

появился вопрос о публикации чертежа, созданного в дизайнере.
создал рамку, штамп, сгенерил виды, комментарии и прочие "рюшки".
хочется опубликовать чертежи напрямую из исходника без экспорта в dxf. каким образом это делается?
есть file -> export -> PDF но просит лицензию. какую необходимо иметь лицензию для этого? или есть какие-то другие способы сгенерить pdf файл? (конечно же не "ломаную" версию )

Что значит "присвоить имена" в Вашем понимании? Присвоить такое имя цепи на схеме?

Атрибут Name у проводника должен совпадать с именем цепи, к которой принадлежит этот проводник.



Почему бы не воспользоваться PDF-принтерами, например, PDFCreator:
http://www.pdfforge.org/pdfcreator

А для печати через File - Export - PDF вам надо докупить лицензию Allegro Design Publisher.





Попробуйте Setup - Design Parameters - вкладка Shapes:
Global Dynamic Shape Parameters - вкладка Void controls - Minimum aperture for gap width.
И там же, кстати, формат Gerber 6.00 надо, наверное, задать.
А зачем Вы используете такой формат? Лучше Gerber RS274X, как-то удобнее.

Доброго времени суток. Можно ли восстановить удаленный остров в заливке полигона без пересоздания самого полигона?

Меню Shape -> Manual Void/Cavity -> Delete.

Спасибо. Боялся, что это вопрос уже задавали, возможно есть смысл подумать на созданием ЧАВО? Тема уже большая и времени на поиск уходит много, особенно у новичков.

Лучший ЧАВО - встроенный хелп. Главное знать, как называется то, что тебе нужно... Ну или хотя бы частично знать.

Добрый день!
У меня вопрос по подготовке гербер файлов.
При подготовке к генерации гербер файлов в окне формы я для каждого слоя/пленки выставил следующие опции:

BOTTOM (зеркальный, позитивный)

GROUND (негативный)

Power (негативный)

PhotoPlotArea (позитивный)

SilkscreenBottom (зеркальный, позитивный)

SilkscreenTop (позитивный)

SoldermaskBottom (зеркальный, негативный)

SoldermaskTop (негативный)

SolderpasteTop (позитивный)

TOP (позитивный)

При проверке гербер файлов и загрузке их в Оркад или другой независимый просмотрщик все пленки содержащие в названии _bottom представлены зеркально и смещены относительно верхних (_top) слоев. Другими словами все верхние слои отражаются точно так же как в проекте печатной платы, а все нижние слои зеркально и со смещением.


В литературе, а я пользовался книгой Mitzner Kraig, ничего про то, для каких слоев нужно отмечать опцию "зеркально" не сказано.

В связи с этим вопрос:

Правильно ли я выставил опции для слоев перед генерацией герберов? Если нет, то прошу при ответе для каждого слоя указать правильное применение опций "зеркальный" и "позитивный/негативный"

Я обычно все слои делаю позитивными, а зеркальным делаю только Assembly_top - сборочный чертежобратной стороны платы.
Негативные слои использовались только для слоев со сплошной заливкой (земли, питание). (Раньше это была стандартная практика, связанная с тем, что прорисовка позитивных полигонов кушала вычислительные ресурсы ЦПУ,
и поэтому тормозила. Сегодня Аллегро умеет пользоваться ресурсами графической карты, прорисовка не тормозит, поэтому все слои делаю позитивными.
Что же касается зеркальности, теперь и это не критично, поскольку любой просмотрщик Гербер-файлов может показать или выдать на печать с отражением.

Стандартная практика - ничего не зеркалить. Все слои в гербер генерятся прямо, как есть на экране. Производитель отзаркалит сам(и не факт, что именно те слои, которые Вы думаете).
Негативные слои лучше не использовать, об этом Кэйденс прямо пишет в хэлпе. Контролируемость дизайна для positive слоев выше, чем для negatve.

А, понятно, если в проекте слой негативный установлен, то и при генерации герберов тоже надо отметить опцию - негативный.

А где можно установить, что слой негативный и/или зеркальный?
Например, по проводящим слоям можно в Настройках-Кросс-секции установить негативный-позитивный. А вот по маскам позитивный-негативный или зеркальный по любому слою это где установить и нужно ли?

Насколько я понял, определение позитив/негатив в Cross-section необходимо для правильной проверки DRC. В этом контексте маска пайки считается негативной (хотя ее не нужно отмечать как негатив при производстве Герберов).
В принципе, насколько я понимаю, любой слой можно считать негативным, достаточно отметить как негатив его Гербер. Впрочем, возможно я ошибаюсь.

Добрый день, могли бы вы нам помочь?
"Известна возможность задания и контроля трассировки цепи XNET состоящей из двух цепей обьединенных (разделенных) дискретным элементом (резистором или конденсатором). В частности интересует контроль общей длины цепи XNET от передатчика (источника) до приемника (нагрузки).
Вопрос: есть ли возможность контроля такой цепи XNET, где наличествует четыре или более входных сигнала на один или два выходных по длине и задержкам в комбинациях вход N + выход M. Если такая возможность есть, то как это можно реализовать? Пример - входные сигналы мультиплексируются на два выходных, необходимо контролировать общую длину каждого входного с каждым выходным. То же самое по задержкам."

сразу оговорюсь, что такого делать не приходилось, но напрашивается два варианта.
1. При помощи задания каких-то атрибутов создать XNET вручную.
2. Создать такую ESPICE модель мультиплексора, чтобы Алегро создал XNET автоматом (например, с резисторами внутри, соединяющими соответствующие пины).
Возможно при этом класс IC, присущий мультиплексору, не позволит создать XNET, не знаю. Возможно, можно назначить класс Discrete.
Как только создан XNET, система видит пары выводов (pin pairs), для которых уже можно нормировать задержки.
Еще вариант, задержки для разных частей цепи (имею ввиду до и после мукса, в списке соединений это отдельные цепи) по отдельности.

Добрый день.
Как извлечь футпринт из brd файла, для его применения в других проектах?
Тот же самый вопрос по извлечению символа элемента из электрической схемы.
К сожалению никаких библиотек нет к тому, что нарисовано в dsn и brd.

Из brd:
File->Export->Libraries
из dsn:
все символы хранятся в Design Cache проекта, их можно перетащить мышкой (или Ctrl-C/Ctrl-V) в другую библиотеку (.olb)

Благодарю

Добрый день всем! Срочно нужна помощь!
Нужно вывести данные по pcb из Allegro для тестовой установки SPEA. Она берет формат .fab (система fabmaster), но как ее вывести из Allegro? Консультанты из Москвы уверяют, что такой экспорт должен быть, но в Allegro SPB 16.5 я не могу найти, хотя есть файл fabmaster.txt. Кто может, помогите СРОЧНО! Может, нужна какая-то командная строка?

Сам не пользовался, но в PCB Editor есть функция File->Export->Fabmaster out. У меня OrCAD 16.6 SP29 лицензия Allegro PCB Designer (was Perfomance L). Если у вас нет этой функции можете выложить свой проект или отправить на почту.
И можете еще попробовать в консоли PCB Editor написать команду "fabmaster out".

Добрый день!

Allegro AMS Simulator и Pspice v.16.6.0 не считают схемы с многоканальными (многопроводными) линиями, в частности, со штатной моделью t5coupledx. Ниже диагностика:
ERROR(ORPSIM-15289): Can't decouple transmission lines for group containing X_T22.T1_T22.

Наиболее вероятно, есть проблема с модальным преобразованием.

Старый ORCAD v.9.2 считает хорошо.
Скорее всего, это баг. Есть специалисты, которые могут проверить? - Буду очень признателен за информацию. Может быть, к настоящему времени исправили ошибку. У меня версия 16.6.003 от 18.09.2012.

Тоже сталкивался (на версии 16.5).
Похоже, не любит когда много одинаковых CM и LM параметров.
Если слегка нарушить симметрию, то начинает считать. Мне хватало заменить часть LM=2.5nH на 2.51nH.

Согласен, тоже сталкивался с этим. Но в 16.6 этот глюк все-таки поборол. У меня поперечные проводимости были чисто нулевыми, и Pspice 9.2 их понимал. В версии 16.6 пришлось их сделать очень малыми - 1n. Теперь все нормально. Есть еще несовместимость: по умолчанию заняты некоторые греческие символы. Их теперь нельзя использовать в качестве глобальных параметров - например, delta и pi, полагаю, и некоторые другие.

Благодарю за участие.

Всем хороших выходных!
Возник небольшой вопрос. Была плата с диф. парами. Потребовалось её немного переработать. Добавил слоёв, как следствие - изменились параметры стека. Пересчитал толщину и зазор для диф. пар. Поменял параметры соответствующих ECS в Electrical->Differential Pair. Обновил ошибки. В итоге трассы подсвечиваются на ошибку неправильного зазора. Когда это устраняю - все ошибки уходят. А нужно, чтобы еще и неправильная ширина подсвечивалась.
Где и что я сделал не правильно? Что нужно сделать, чтобы при изменении параметров диф. пары показывался не только кривой зазор, но и кривая ширина трасс?

Может, поставить параметр Max Uncoupled Length или, скорее, Max Line Width в определении дифф.пары?

может подскажите как сделать видимым на плате или в редакторе падов сквозные отверстия?

Меню Setup -> Design Parameters... первая вкладка Display:

Нажмите для просмотра прикрепленного файла

Добрый день,
работаю в SiP Layout XL (по сути тот же PCB Designer, только позволяет использовать кристаллы и разрабатывать кристаллы).
Как правильно именовать инвертированные (те что с чертой) сигналы, инвертированные названия выводов?
пробовал и #, и /, и \, и всё никак.

А что именно-то не так?
В отображении имен цепей на трассировке сигналы не показываются с чертами над буквами? Так такого функционала и нет.
У меня в УГО инверсные сигналы с чертами над именами. А когда netname присваиваю, ставлю в конце # и на плате они так и видны с шарпом в конце.

Слэш работает, только он должен быть перед каждым символом имени, например \\R\E\S\E\T.
По крайней мере в Оркаде так.

В netname?
Не работает.
Только в УГО при именовании пинов.

Ну я по поводу имен пинов и писал. Странно если нужны имена цепей с линией инверсии... там скорее символы _P и _N нужны будут, по крайней мере автоматом можно диффпары создавать

ааа, так такого функционала вовсе нет. Я просто новый пользователь по данному маршруту, поэтому такие вопросы.
Спасибо, буду называть по шаблону name#.

Добрый день!
Вопрос по созданию футпринта для разъема с креплением под винт (с разъемом без крепления проблем нет).

Если брать какой-нибудь pad с подходящим отверстием и вставлять как механический pin, то будет присутствовать контактная площадка, а она мне не нужна. Нужна просто видимо неметаллизированная дырка в ПП, что бы в радиусе 3 мм для наружных слоев был антипад с запретом трассировки, а для внутренних слоев можно и поменьше антипад, например, радиусом 1 мм.

Действую в лоб. Иду в Pad_Designer, задаю неметаллизированное отверстие drill с диаметром 2.4 мм. Устанавливаю опцию запрета трассировки для антипада. Символ отображения drill в виде треугольника 2.4 мм. Для наружных слоев задаю Null для RegularPad и ThermalRelief, а AntiPad задаю Circle 7 мм. Для внутренних слоев тоже самое, но AntiPad задаю Circle 3 мм.
Вставляю этот pad затем в футпринт, как механическое отверстие, но при этом вижу только символ отверстия в виде треугольника. А хотелось бы еще видеть и само отверстие в виде круга, как это у меня отображается для металлизированных. Опция Display non-plated hole включена.


Вопрос: правильно ли я сделал и почему не отображается механическое отверстие под винт, а может быть здесь надо по другому действовать?