После передачи схемы в плату в последней в процессе дизайна добавлены некоторые объекты - например, классы компонентов, комнаты, классы цепей... При попытке обратного ECO видим сообщение, что автоматически выполнить это back eco невозможно. Я так понимаю, нужно настроить компаратор проекта и внести туда изменения, например не отслеживать extra comp class, extra room definition и т. д.
Что еще разумно/правильно запретить отслеживать (AD10b24817)?

Как в существующем проекте изменить размер печатной платы?

Куча вариантов.
Подробнее: посмотрите в FAQ, как задать контур платы.

1. Как сменить набор футпринтов в компоненте (в SchLib) разумным способом? Например, у некоторого
компонента 8 футпринтов - делать замену в SchLib можно только по одному, отсоединять можно все скопом, а
вот добавлять скопом никак не получается. Может есть другой подход?
2. Почему информация о JamperID назначается в футпринтах и хранится в них? Из-за этого футпринт нельзя
назвать, например, QFN32, а приходится называть именем компонента, что будет раздувать библиотеки.
3. Как оперативно сменить футпринт в PCB для группы компонентов? Инспектор не предлагает выбора, там соотв
поле текстовое. Пока делаю через cross-probe и изменяю в футпринт-менеджере в SCH. Но это совсем
неудобно...

К сожалению, в FAQ ни чего не обнаружил, но, покликав по менюшкам, обнаружил возможный вариант:
- Dеsign/Board Shape/Move Board Vertices
- После этого цепляем углы платы и тянем куда нужно. Затем перетягиваем контур платы, прорисованный в слое Keep-Out Layer

Если, что-то не верно, то поправьте

Спутал. Это в книжке Сабунина было расписано. Потому и не добавлял, думал, что её прочитывают по умолчанию.
В том же меню: Design->Board Shape предлагаются другие варианты задания контура платы, более удобные, чем Move Verticles.
Например: Define From Selected Primitives или From 3D Body.

Использовать DBLib

В текстовом виде ввести имя футпринта в соответствующее поле.

В моей менюшке нет таких опций

Есть! Define From Selected objects!

Правильно подсказывают.

А Define from 3D Body работает только в 3D режиме.

filmi
Master of Nature
Спасибо!
Ещё одна проблема.
На плате есть компоненты которые, например, могут устанавливаться с перекрытием. Это когда какия-то мелочь может быть расположена между ножками другого компонента или под компонентом имеется полость, в которой также можно установить невысокие компоненты. При этом Альтиум считает такие ситуации коллизиями.
На данный момент в правилах вырубил контроль зазоров (ComponentClearance), установив первый и второй объект Net and Layer. Альтиум поругался, но перестал отмечать коллизии с зазлрами между компонентами. Учитывая недовольство Альтиума, сделал вывод, что поступил не совсем корректно. Есть какие-то другие варианты решения данной проблемы?

Делайте полный 3D- модель, или пишите кучу исключающих правил для данных компонентов с отрицательным зазором

3D модели, действительно выручают.

Нажмите для просмотра прикрепленного файла

но иногда на одно место ставим либо один, либо другой компонент и пересечения не избежать:

Нажмите для просмотра прикрепленного файла

тогда пишу такое правило:

Нажмите для просмотра прикрепленного файла

Как сделать так чтоб некоторые компоненты с схемы-платы не попадали в отчет "Bill of Materials"?
Спасибо!

В свойствах компонента поменять Type со "Standard" на "Standard (No BOM)".

Сенкс! Знал, но забыл блина

Обнаружил, что зазоры игнорируются, если установить минимальный зазор равным 0.
Реально требуется, чтобы игнорировались зазоры для компонентов с тремя футпринтами: TO-247-3VBH, B66230A и CST206-2A.
В правилах Component Clearance, для первого объекта ввёл строчку HasFootprint('TO-247-3VBH') OR HasFootprint('B66230A') OR HasFootprint('CST206-2A') , а для второго All
После этого, вроде как, всё получилось

Это не есть хорошо. Теперь любой из этих 3х корпусов могут пересекаться со всеми компонентами платы.

Всем привет) кто знает как в альтиуме залочить панели

А вроде никак. По крайней мере я сам искал и не нашел. Может Гуру подскажет.

Для сдачи схемы нормоконтролю, как советуют на форуме цепи питания сделал следующим образом - ставлю порт питания (Place - Power Port), сверху закрываю его прямоугольником с заливкой цвета фона, и на нем рисую УГО в соответствии с ГОСТ. Но при печати в черно-белом режиме прямоугольник обводится черным контуром как на приведеном рисунке. Как избавится от черного контура? Черно-белая печать критична для дальнейшего перевода на кальку.

Place->Drawing Tools->Graphic->указать файл (например *.wmf) с рисунком по госту или с пустым белым полем.

Похоже на глюк AD с выводом бордюра белого цвета.

Еще вопрос, по классам цепей.

Хочу для некоторых цепей, сделать определнную ширину. Создал калсс "HP_Net_Class" в "Net Classes", добавил в него свои цепи "GND, VBAT, VGSM, VIN", для этого класса создал правило, что-бы ширина дорожки была 3 мм. Все хорошо. Но есть проблема с микросхеммой заряда аккумулятора. Т.к. VBAT заведен на два ее вывода, напрямую. И алтиум, к этим выводам пытается тянуть 3мм дорожки, в итоге происходит пересечение с соседними выводами этой микросхеммы, если я уменьшаю ширину дорожки до 0,3мм, то замыкания нет, но есть Violation о неправильной ширине дорожки, возле самой микросхеммы.

Как тут правильно поступить? Добавить резистор 0Ом между выводами микросхеммы и основным траком, либо как-то можно разбить трак на два подкласса, в принципе проблема не критичная и можно с ней жить, но хотелось бы знать.

Спасибо!

выводы, как я понимаю, соседние?
тогда можно подвести дорожку точно между ножек, а не к центрам падов.

Пытаясь оформить правило "не размещать via под компонентами SMD" наткнулся на документ Room Definition, написанный Jason Howie Nov 25, 2009. Там сказано, что room можно использовать как объект в др. правилах, даже в Clearance rules...
1. Пытался написать правило "установить зазор 0.127mm между via и любой room. Правило не работает. Хотя через PCB фильтр оба объекта фильтруются нормально.
2. Пока с этим разбирался, заметил, что зазоры типа (WithinRoom - pad,via) и (TouchesRoom - pad,via) всегда будут работать как WithinRoom - pad,via). Т. е. AD10.24817 не понимает когда via или pad частично касаются room. Видимо потому и не понимает, что pad и via круглые, а треки - отрезки, с ними все работает нормально.

Так как же относиться к Jason'у Howie? )))
И как все же не допустить размещения via под корпусами типа QFP, используя уже определенную для каждого из них комнату (для изменения автоматом трека к ширине пада QFP)?

Спасибо, помогло! Можно еще один вопрос. Делаю Union из рисунка, линий и т.д., но все равно при кликанье мышкой выделяются отдельные объекты. Для чего тогда используется union?

выделяются они по-отдельности, но таскаются все вместе

Народ подскажите как и где при рисовании проводника со скругленными поворотами , изменять радиус скругления. Обыскался.Спасибо

Еще один вопросик. При разводке проводника комбинация клавиш Shift+G (выравнивание) работает, а при разводке дифф.пары -нет. Это глюк? Altium V10

По первому вопросу посмотри здесь:
Как узнать перечень возможных команд в интерактивном режиме трассировки?

Так в том и дело. Нажимаю и ' и . и через shift . В стороке статуса отображает изменение радиуса, а на деле его нет.

Shift+точка, Shift+запятая работает
Проверьте чтоб раскладка английская была

Copy Room Format применяю к комнатам определенных (созданых) в PCB, при этом проводники и форма комнаты копируется, но не копирует расположение компонентов, научите! альтиум09.

А команда Project->View Channels показывает каналы?

Нажмите для просмотра прикрепленного файла

нет =( только один канал показывает, канал с именем всего проекта... те всей схемы ( у меня в настройках, стоял чекбокс на формирование с листов, а лист схемы 1)

Значит у вас не многоканальный проект. На другом листе поставьте Sheet Symbol, указав сколько каналов у вас будет.

Нажмите для просмотра прикрепленного файла

Далее Project->Project Options->Options в поле идентификация цепей поставьте иерархическую.
Там же в закладке Multi-Channel настройте поз. обозначения. Скомпилируйте проект.
Но лучше всего посмотрите в примерах многоканальный проект, быстро разберетесь.

Спасибо TOREX. Я так понял, что мне нужно поставить не чистый Sheet Symbol, а нарисовать ту часть схемы которую я собираюсь повторять на плате(присвоить ей некий символ) и этим символом заменять повторяющиеся части на схеме. Я надеялся, что не придется переделывать схему-разбивать её на части,дополнительные страницы.

При компиляции иерархического проекта вызывают трудности след ошибки:
1. Ошибка типа "Duplicate Net Names Element" возникает когда на подчиненной схеме обнаружены две NetLabel
с одинаковым именем. Но именовать одну и ту же цепь в разных частях листа метками вроде разрешено (метки
локальны!). Почему возникает эта ошибка? И по дефолту это именно ошибка!!!
2. Предупреждение типа "Nets Wire <NetName> has multiple names" возникает, когда пользователь при передачи
имени цепи другим объектам этой цепи (harness entry, sheet entry и т. д.) не делает имена цепи и объектов
уникальными. В чем тут загвоздка? Ну есть у меня цепь "DQ", начал я ее передавать вверх по иерархии как DQ
и что? В чем тут криминал?

1. Какие случаи считать ошибками - вы сами можете решить.
2. Это предупреждение связано с неоднозначность того, какое имя цепи должно передаваться в нетлист.
Какие настройки иерархии проекта вы используете?

Это понятно, можно настроить, но я не готов смоделировать ситуацию, когда такая "ошибка" имела бы смысл.


В том то и дело, что AD предлагает пользователю использовать уникальные имена объектов даже когда мы передаем имя одной и той же цепи вверх по иерархии. Причем в wiki в документе по аннотации к этим сообщениям компилятора довольно подробно расписано, что уникальность как бы приветствуется. Но не написано, почему...
Настройки все по дефолту, т. к. неосознанно менять первые две вкладки настроек проекта - самоубийство, имхо... Net Identifier Scope хоть и стоит в авто режиме, но navigator структуру проекта определяет абсолютно верно. По поводу опций нетлиста на той же вкладке (options) - по дефолту их значение не определить - у меня стоит галка на allow port to name nets - все остальное снято.

Настройки для того и допускаются, чтобы их можно было изменять. Не всегда дефолтные настройки - лучшие. Конечно, они упрощают управление проектом, но иногда лучше настроить как-то по другому, исходя из обстоятельств.
Я, обычно, настраиваю Net Idetntifier Scope Hierarchical.

Заметил, что альтиум не подключает землю к выводу конденсатора, если не может провести к нему полигон, в итоге, этот выводи висит в воздухе, никаких сообщений об ошибках нет при компляции пцб.

Хотелось бы проверить, может еще где-то есть такие случаи.
Как узнать какие компоненты на пцб имею хоть один неподключенный ни к чему вывод?

Что подразумевается под "компиляцией пцб"? DRC check делали? Report показывает 0 Rules violations? Если не может подвести полигон - значит какое-то правило не позволяет, DRC должен высветить ошибку.
Также в отчете по плате можете посмотреть количество Unrouted nets.

Да, все так и есть, спасибо!

Приветствую всех!
Такой вопрос. Имеется компонент состоящий из нескольких символов. На схеме символы обозначены как DD1:3, DD1:4 и DD1:14 (задействованы не все части микросхемы). Символ 3 расположен на одном листе, символы 3 и 14 на другом. При Update PCB Document возникает сообщение: случилась ошибка при компиляции: Duplicate component designator - DD1C и DD1D.
При дальнейших действиях на плате появляется 3 компонента DD1, но выводы задействованы только у одного.
Как лечить?

С уважением, С.

Не понял, уточни.

Какая версия AD? Нужно уточнить насчет возможности размещать один многопартовый компонент на нескольких листах. И способа включения этой опции.

Platform 10.577.22514.
По моему такая реакция на само наличие многопартовости, и не зависит от размещений на листах.

Еще как зависит! Каждый лист считается независимой схемой, поэтому компоненты размещаются на листе целиком, независимо от того, сколько частей размещено. В вашем случае получилось, что в проекте присутствуют три компонента с одинаковыми дезигнаторами и разными идентификаторами, т.к. связь с PCB производится не по дезигнаторам.
В какой из версий это исправили, сейчас не вспомню. Совет: обновитесь до новейшей версии.

Поясните. У этих трех компонентов помимо одинаковых дезигнаторов должны быть одинаковые идентификаторы (ID)?

Недавно рассматривалась подобная проблема в этой теме.
В кратце: Project -> Component Links ( C -> K )

Как в схемном редакторе выделить полностью несколько цепей одновременно, выбрав только Netlabel или выделить их в навигаторе?
В P-CAD я мог выделить группу цепей в Design manager удерживая Shift или Ctrl, потом select nets и у меня полностью подсвечивались все выбранные цепи.