+1 у самого ни чего - только начал осваивать пакет

Legacy tools у меня виснет.
У кого-нибудь получалось из альтиумовских библиотек извлечь модели? У меня при распаковке вообще библиотека с посадочными местами оказывается пустой.

Если Legacy Tools виснет, то помочь мой способ вам навряд ли сможет.
А принцип такой:
1) открываете ПП (пустую)
2) ставите туда корпус
3) экспортируете в STEP
4) открываете 3D редактором (предпочтительно SolidWorks)
5) удаляете лишнее.
6) экспортируете в STEP
7) добавляете STEP-модель к посадочному месту в AD

Если у кого есть более простой вариант - поделитесь.

Получилась хрень. Скопировался стандартный кубик без ножек.

Вы делали это через Legacy или через стандартный режим 3D ?

Я понял как. Не тем инструментом экспортировал. Но экспортировалась серая однородная масса без текстур (((

Нашел я почему legacy виснет. Запустил - блин... какая лажа.... Компоненты ничего так, но вот сама плата ужас...

Добрый день.
Помогите разобраться с таким вопросом.
Создал схему.
Создал плату.
В редакторе PCB создал класс компонентов Components_Class_USB, создал Room для этих компонентов, привязал класс компонентов к room.
Делаю в схеме Update PCB Document вылетает запрос на удаление класса и room.
Как перенести эти компоненты в схему и самый главный вопрос Где эти настройки в схеме делаются?
Спасибо!

Перенести из платы в схему, к сожалению, ничего не удасться, такая фишка разработчиков АД (извините за хамство, не одному мне это надо), надо все это создавать с схеме, а потом переносить в плату.
Но, не один я мучаюсь с проблемой, как создать классы (компонентов,цепей и т. д.) в схеме, что бы было полное соответствие схемы и платы, не один я так привык работать и это нормально, не думаю, что есть другие мнения. Так кто бы помог, мои просьбы остались гласом вопиющего в пустыне
P. S. BiDProV, вернитесь на этой ветке на пару страниц назад, там шла дискуссия на эту тему

1 Отключить в Project/Project option для eco генератора синхронизацию по ROOM перестанет удалять
2. Лучше бы сразу делали в схеме Room/ Проблем бы не было.
Если на одном листе схема USB-- Только флаг поставить
Если часть-- прописать параметр для всех компонентов

Это делается по умолчанию моими руками

Как и где это находится?

К сожалению это не так.

Боюсь, проще перенести на другой лист и, как вы сказали ранее, поставить флаг.

Пробуйте так.
Работает

Specifying component classes
In a similar vein, component classes can be defined on the schematic. Simply add a standard parameter to a component, with a name set to ClassName and a value set to the desired class name.
When the design is transferred to the PCB, the defined component classes will only be created provided the Generate Component Classes option (for User-Defined Classes) is enabled, on the Class Generation tab of the Options for Project dialog.
12 AP0151 (v1.2) March 17, 2008

Однако вопросики не для начинающих

Что-то не понял про проверку правил ...

Цепь земли не разведена.
Запускаю проверку - говорит ошибок нет . Почему нет ?

Это с Вашей точки зрения.
Нужно смотреть сам проект, сами правила, сам текст DRC, а не его шапку

Что значит "с моей точки зрения" ? Цепь либо разведена, либо нет.

В файле .DRC всё то же самое, ошибок нет.

Пожалуйста, объясните по пунктам , как настроить проверку ?

Ну так DRC пишет, что ошибок нет. Значит их нет.
Если вы видите, что что-то не соединено-- Значит накосячено в проекте.
Проект в студию и Вам добровольцы найдут в чем дело

Ну и дальше в молчанки играть. Что искать, что у вас не подключено, или укажете?

1)Металл (цепь GND), находящийся в левой части платы не соединён со всем остальным металлом. Обнаружил после изготовления платы.
При этом в окне PCB у всех цепей длина неразведённой части 0 . Проверка ошибок говорит что ошибок нет.

2)Удаляю проводник GND в нижней левой части.
В окне PCB появляется длинна не разведённой части GND .
Проверка ошибок по прежнему говорит что ошибок нет.

уберите правило unrotate net/
Все найдет.
Сейчас оно вообще не проверяет на это дело

Но На герберах в указанном вами месте все нормально. Фото этого участка платы в студию

MiklPolikov, у меня получилось так. Сначала ставите все галки как на рис.1 Запускаете проверку, получаете сообщение о двух не разведенных цепях - рис.2. Щелкаете мышкой на первой -видите ее на плате -рис.3 На второй - рис.4 Как то так

Спасибо, получилось .

Оказывается у меня не стояла галочка
Design > Rules >Electrical > Un roted Net > Enable

как изменить параметры стандартного шрифта (толщину линии, высоту) Designator'a компонента на печатной плате?

В редакторе посадочного места делаете Designator невидимым.
Добавляете текст Plase > String , которому присваиваете значение .Designator

У меня Designator в редакторе посадочного места по умолчанию не видим. Как его сделать видимым?

В редакторе платы выделяете компонент, жмёте f11 , открываетя окно PCB inspector. В нём двойной щенчёк по name , там снимите галочку HIDE

Но Вам это всё не нужно, если делать тем способом, как я выше написал. Он правильный потому что удобный.

спасибо, сейчас попробую Ваш метод.

Пока сделал так:
1) на плате выделяем Designator любого компонента
2) Edit -> Find Similar Objects (Shift+F)
3) Выставляем "Same" для Designator и нажимаем кнопку Apply
4) В окне PCB Inspector правим параметры шрифта

Я так думаю, что у вас галка все же не стояла в Tools/Design Rule Checker - см. рис.

Прошу объяснить как прошить полигоны (TOP, BOT) отверстиями. Сам не разобрался

Не совсем понятно... У Вас полигон не перестраивается? Если так, то нужно его перестроить. Для этого выделите его, кликните правой кнопкой Polygon Actions-> Repour. В появившемся окошке "ДА"

Не подскажете как правильно сгенерировать Netlist файл? Я пробовал его создавать, но такое ощущение что он не создается, т.к. в панели сообщений появляются ошибки вида
Signal NamedSignal_1[0] has no driver
Как от них избавиться? И куда по умолчанию сохраняются эти файлы?

А куда ты хочешь засунуть этот NetList? Если в плату в AD, так это не надо.

Design/Netlist из PCB
Но судя по вопросу вы не об этом спрашиваете.
Такие сообщения появляются при компиляции схемы проекта.
К нетлисту не имеют отношения.В частности сообщается что, что один из сигналов не имеет источника.
Просто с эти не работаете.
Об этом тут долго писали. как настраивать проетк, чтоб игнорировать, проверять, или что делать чтоб правильно было

Понятно. Просто при появлении данных ошибок такое ощущение что сам файл не создается. Куда он сохраняется при компиляции?

Никуда. В памяти сидит. Передать можно только в PCB
Там хранится уже то, что смогло передаться.
В памяти при перекомпиляции обновляется

Report, можно сохранить, но это далеко не одно и тоже

Добрый вечер. вот борюсь с поведением АД саммер 09.

Проблема возникла в правилах.

Создал правило зазоров для линий 220В.

Нажмите для просмотра прикрепленного файла

Поставил приоритет

Нажмите для просмотра прикрепленного файла


А фиг там:

Нажмите для просмотра прикрепленного файла


Вот что это может быть?

В правиле поменяй And на or.

отредактировал - ничего не поменялось

я оставил только цепи InNet('220V_1') все равно -((

Приоритет должен быть виден слева. Чем выше- тем приоритет ней.
Справа пример подобных правил

мне не понятно как задать что полигон "прошить" отверстиями

Place -> Via

не смешно. еще в пайнте предложите.
если альтум не может заполнить полигон via, то подтверждается мое предположение (не только по этому поводу) что это сырой продукт, который задумали как супер-пупер, а доделать не доделали.

А в каких кадах это можно сделать автоматически? В пикаде допустим тоже нельзя. Хотя и не сырой продукт. В старых Оркадах - тоже было нельзя. Про новые не знаю, давно не работал. Да и не такой уж это большой напряг - сделать ручками. Если просто прошить полигон - можно тупо через Edit - Paste Special - Place Array. А бывает, что вокруг дифференциальных линий идёт хитрый полигон, повторяющий траекторию этих линий. Тут и ваши КАДы не справятся. Только вручную...
Про сырой продукт - никто и не спорит. Но сырость не этим определяется. Наличие или отсутствие фич - вопрос предпочтений. В АД нету прошивки виашками, зато есть другие фичи, которых нет в других КАДах. И т.д. А сырость - это когда бага на баге, всё нестабильно, ничо толком не работает, как надо. Или то работает, то нет...

Да смешно станет, когда до выравнивание дойдете.
Плохо, не когда "не смешно". А когда любые действия к смеху уже приводят

OrCad 15.7 Options -> Free Via Matrix. 2 варианта - у края контура или массив. сверловка коричневые флеши

Fgion, вот правило для двух цепей- рис.1, вот приоритеты - рис.2, все работает - рис.3. Может у тебя что то с режимом интерактивной разводки?

а если не тупа, а умно? только ручками значит?
ладно, прорвемся....

2Rodavion

поменял местами 2 клиренса как писал Владимир (в дереве), а не в приоритетах.

Поставил зазоры для 220В на первое место.
Обычные зазоры на второе место.

Я так и не понял как их местами менять, поэтому поменял местами данные, и потом переименовал. И все вышло -) Спасибо за помощь -)

В этом и суть
Тут показывает что главнее на текущий момент

Это до лампочки

А это самое главное

Интересная фишка, сколько все же засад в АД Так и поседеть можно...
Fgion, когда напишешь правила, отмечаешь это правило и тыкаешь кнопку 1, выскакивает окно назначения приоритетов, там выставляешь приоритеты у правил - кнопка 2. Когда нажимаешь кнопку 3, то приоритеты выстраиваются по порядку, первый должен быть на первом месте, ну и так далее. В дереве они то же выстраиваются в нужном порядке. Галочка 4 должна быть как на рисунке. Тогда все работает. Мда...
А галочка может быть и наоборот, вниз. То же работает. А в дереве правило с наивысшим приоритетом должно все равно быть первым

в третий раз меняют комплектацию, в 3-ий раз переделываю руками типы у компанентов. как в альтиуме автоматом поменять все поля Type во всех конденсаторах с GRM155R71C104KA88D на C0402C104K8PAC?