Очень интересно. Известны ли вам синтезаторные чипы Fractional-N PLL, в которых используется такого типа ЧФД? И есть ли вообще такие?

Не могу вспомнить, если и были где, то в древних целочисленных микросхемах (кажется у Motorola).

Статейка попалась наглядная:
Differential Phase Frequency Detector with Zero Systematic Timing Misalignment
В целом, логика работы должна быть понятна. Мне нравится, что выход - типа CML - линейный каскад с ООС через эмиттеры (истоки) с контролируемой переходной хар-кой. Vitaly_K, я думал Вы мне скажете, почему дифференциальный выход используется редко.

P.S. D-триггер на CML логике напоминает ячейку Гильберта, а на ней, как известно, делают активные смесители, причем есть схемы, обеспечивающие линейность порядка 45-50 дБм, труднодостижимую для классических смесителей, работающих в ключевом режиме.

Тут я вам не помощник. Как раз от вас я и узнал, что и такие ЧФД бывают, и теперь вот и для меня возник тот же вопрос. Пожалуй, лучший путь к его разрешению – это связаться с разработчиками синтезаторных микросхем. Возможно, попробую. Ну а из статей, причём довольно-таки давних, (ваша ссылка, а далее ссылка из этой ссылки и т.д.) следует вывод, что выигрыш существенный за счёт повышения скорости (частоты сравнения) и точности сопряжения плеч. Что касается конкретно HMC439, то они приводят полную электрическую схему её включения. Но вот только неизвестно, откуда взять сигнал с дельта-сигмой, чтобы проверить линейность такого ЧФД. Есть ли такие синтезаторные микросхемы, которые имеют выход не только СР, но и выходы входов ЧФД?

HMC983, и потом сравнить: HMC439 vs HMC984

Спасибо. Буду разбираться. Похоже, это то, что будет интересным.

"почему дифференциальный выход используется редко." дифф выходы у CP?

вместо CP, поэтому и прошу разделить PFD на две части и рассматривать по-отдельности, или обязательно дописывать тип выхода, если нужно акцентировать внимание на нем.

Т.е выход pfd/fd сразу на фильтр? так вроде делали раньше, сейчас более распространена схема с три-стейт PFD + CP;
минусы схемы "выходы pfd на вход фильтра" в шумах с питания, используя дифф выход и фильтр на усилителе вы конечно уменьшите его влияние, но это потребует больше компонентов в фильтре, так как нужно фильтровать сигнал по двум выходам. В интегральном исполнении фильтр занимает 2/3 всей площади PLL(с Ring VCO), если использовать дифф выходы то мы значительно увеличиваем площадь блока. Также увеличивается потребление, усилитель будет потреблять больше чем pfd/fd+cp. Кроме этого, схема PFD без CP(вариант HMC439) работает постоянно, как я понимаю, т.е. сигнал подтягивается к питанию и периодически схема PFD компенсирует этот уход, это увеличивает потребление в отличие от схемы с CP, где CP лишь иногда подкачивает заряд. Также в схеме с CP шум по питанию воздействует на управляющий сигнал только в момент подкачки заряда, в схеме с HMC439 это происходит всегда.

Да, схема pfd и резисторами на питание будет более линейная чем с PFD+CP. У резисторов более линейная характеристика от напряжения :-)
В схеме PFD+CP существует нелинейность в характеристике выходного тока так как ток I_UP и I_DN отличаются, но можно улучшить линейность всей системы если работать на одной ветке тока, например на I_DN(так как существует ток утечки на землю) для этого делают ток I_DN немного больше тока I_UP. Отличие в закачиваемом заряде отрегулируется длительностью импульса подкачки тока I_UP.

В логике CML используются источники тока - это дополнительно помогает режектировать шумы питания. Но речь сейчас не об этом.


Vitaly_K спрашивал про дельта-сигма модулятор, а он в любом случае не даст "отдохнуть" выходной части.


Да, известная методика, только подбирать надо ток для каждой микросхемы, Dr.Drew писал об этом, иногда приходится отказываться. Кстати, никто не мешает в случае дифференциального выхода вместо резисторов использовать источники тока, компенсирующие выходной, - своеобразный аналог "третьего состояния". Но это все тонкости схемотехники, а сейчас встал вопрос, почему дельта-сигма модулятор с ЧФД с дифф. выходом никто не использовал?

в CML источники тока от земли, со стороны питания резисторы и шум источника питания, низкочастотный шум который не фильтруется, попадает на вход VCO, это поднимает полку шума около опоры. В системе с CP это не так критично так как время подкачки минимизировано в режиме захвата.

ДСМ заставляет CP прыгать вокруг рабочей точки меняя коэфф деления на частоте опоры. В этом одна из проблем системы PFD+CP+DSM, так как I_UP и I_DN отличаются при прыжках вносится нелинейность, для того чтобы убрать нелинейность как раз и смещают рабочую точку CP, делают один из токов больше.

Для интегрального исполнения я высказал свои идеи, дифф выходы увеличивают размеры фильтра и общее потребление схемы.

Разность токов - это не единственная неприятность. Есть еще гистерезис, когда гуляет момент включения источников тока, есть зависимость от разных факторов: температуры, напряжения, технологии и т.д. Таков сам принцип работы в ключевом режиме. Наверное читали статью Analog Devices, где выходная хар-ка имеет два излома:
Optimizing Phase Noise and Spur Performance of the ADF4157 and ADF4158 PLLs Using Constant Negative Bleed


Если что, можно вынести фильтр на "улицу". Вы, если я не ошибаюсь, занимаетесь разработкой микросхем? Как Вы смотрите, чтобы немного посотрудничать в RF части?

P.S. Сейчас в пользовании есть AD9361, могу измерить какие-либо параметры.

У АД не читал, но встречал в других источниках. В PLL обычно рассчитываешь ток смещения так чтобы при любом отклонении в коэффициенте деления или уходу по процессу CP работал только на одной ветке своей характеристики, и еще лучше использовать не постоянный ток смещения, а периодически добавлять заряд смещения. Постоянно подключенный источник тока шумит в цепи управления.

очень часто ограничены в количестве выводов в микросхеме.

Занимаюсь проектированием низкочастотных аналого-цифровых схем. Из RF только PLL до 1.5GHz делал, больше занимаюсь блоками до 1GHz: LDO, PLL, SerDes, BandGap, OpAmp, POR.

Часто об этом говорят и пишут, но хотелось бы иметь конкретные цифры. И необязательно сравнивать СР именно со схемой аналогичного назначения. Пусть это будет любая схема, хоть аналоговая, хоть цифровая, но подключенная напрямую, без всяких хитростей, к источнику питания. Даже если это будет простейший усилительный каскад, или RS-триггер, можно и ЦАП. Естественно, усилитель при этом должен что-то усиливать, триггер переключаться, а ЦАП – так это, к примеру, DDS в действии. Насколько шум будет выше, чем у СР?

Так в ADF4193 и ADF4196 как раз симметричный выход PD

Забыл про эти микросхемы, помню даже была эвал-плата с ADF4193, попрошу завтра, чтобы поискали. На IBS не обращал внимания, скорость важнее была. В даташите странно IBS измеряют: полоса петли 40 кГц, а спур ожидается на 800 кГц, так и получают -103 дБн. Не похоже, чтобы основная проблема была в неравенстве токов.

Отклонились от темы. Начали с моего вопроса о замене СР на обычный ФД, да слишком углубились в нюансы самого СР. Сформулирую вопрос более конкретно, в виде примера. Имеется микросхема дробного делителя частоты HMC983. Его выход подключаем к микросхеме ЧФД типа НМС439, в которой нет СР. но есть выходы, чтобы использовать внешний хоть СР, а хоть и операционный усилитель (дальше ту или иную конструкцию будем называть как ЧФД). Строим синтезатор. Выходы НМС439 подаём на переключатель режимов ФАПЧ. В зависимости от режима эти выходы переключаются либо на ЧФД, либо на обычный ФД, которым может быть, например, RS-триггер или XOR. Выходы ЧФД и ФД можно объединить или же также переключать синхронно с переключением входов (чтобы не мешали друг другу). Далее – фильтр и ГУН. Алгоритм работы синтезатора следующий. При переключении на новую частоту включатся режим ЧФД, обеспечивающий предварительную настройку частоты, после чего включается режим ФД. Цель – снизить помехи дробности за счёт более высокой линейности обычного ФД по сравнению с ЧФД.

khach, ранее, примерно такой вариант и предлагал. Идея не новая, среди патентов можно найти много интересного. Вопрос еще в том, как при переключении избежать резкого скачка фазы, например для аналогового детектора нужен сдвиг по фазе 90 гр (как в вышеприведенном патенте). HMC439 сам по себе хорош, по своей структуре он ЧФД при большой разнице между частотами и как ФД при захвате, чего изобретать? Думаю многие синтезаторщики схватятся за голову если его снимут с производства, на его основе построено много схем и заменить нечем.

Ну тем более хорошо, что идея не новая и хорошо известная (не собираюсь её патентовать). Значит, возможно, кто-то уже пробовал её на практике? Хотелось бы знать результаты.

Так ли это страшно? ФАПЧ загладит, да и это войдёт во время переключения, когда может быть всё что угодно, и оно исключается. В режиме модуляции / манипуляции работает только ФД.

Опять-таки хотелось бы знать на сколько он хорош. Есть ли какие-то практические результаты? Сомневаюсь, что там всё в полном порядке с линейностью, и каждого устроит уровень помех дробности.

Вот это самое интересное. Можете ли привести примеры разработок на базе НМС439?

Нажмите для просмотра прикрепленного файла

Вопрос немного не в тему- а у кого-нибудь есть описание топологии этого кристалла или микрофотографии? Или более широкий вопрос- как разработать идеальную топологию для такого фазового детектора (не обязательно кремний)

Не то. Во-первых, это не синтезатор, как принято понимать, а всего лишь петля ФАПЧ для получения одной единственной фиксированной частоты. Во-вторых, никакой дробности там нет. В-третьих, шум довольно-таки большой, к примеру, на порядок хуже, чем у QS.

Статья действительно на уровне студенческой работы: измеряют шумы прибором, потенциально имеющим бОльшие или сравнимые шумы, развязки по выходу нет, ... много к чему можно придраться.
Готовых схем, да еще с шумами около QS, никто выкладывать не будет. В основном на HMC439 подают с DDS или оффсетной схемы, а DSM предложил Вам в качестве свежей идеи, не опробованной, потому что активно занимаетесь этой темой и есть достаточно времени. Можете попробовать поинтересоваться у этой команды, издалека, поверхностно, не касаясь структуры, о свойствах этого замечательного детектора.
Меня больше привлекает идея использования АЦП в качестве ФД - потенциал намного больше, если не потеряю интерес к системам с ФАПЧ.

Vitaly_K а не рассматривали идею реализовать свой синтезатор на цепочке HMC439, работающих на общую нагрузку?

Простите, а это как? Я еще понимаю ЦАП как ФД, но АЦП? Полностью цифровая АПЧ? А как потом выглядит генератор сигнала управления? Или это будет цифровой оффсетный синтезатор?

Все правильно, речь об АЦП. ЦАП можно рассмотреть как эквивалент ДПКД в обратной цепи, это уже встречали, подводные камни известны.


Оффсетные пока не рассматриваю. АЦП, опорная частота - на вход CLK, с ГУНа - на вход, чем не ФД?
Какие преимущества:
1. Более низкие относительные шумы. Если HMC439 дает -153 дБн/Гц на 100 МГц и становится хуже с повышением частоты на 10logN, то АЦП на той же частоте может дать -160 дБн/Гц и лучше, и с увеличением частоты сравнения (оцифровка во 2-ой, 3-ей, 4-ой и т.д. зоне Найквиста) обеспечить меньшее падение чувствительности (динамики), за счет свойств УВХ как строб-смесителя.
2. В современных АЦП придумано много разных алгоритмов для борьбы со спурами, IBS (по аналогии с детекторами) большОй кратности уже не видны, правда с малой еще остаются. Кратность в данном случае - дробь, в числителе - тактовая частота, в знаменателе - входная частота.
3. После оцифровки на АЦП получаем полную информацию об амплитуде и фазе сигнала, можно работать не с одной боковой полосой (точнее смесью двух), а с двумя по-отдельности.
4. Намного более гибкий (цифровой) алгоритм интегрирования-фильтрации, с возможностью адаптации под все виды ГУНов, с любой кривизной хар-ки управления и зависимостью ФШ от частоты. Цифровые фильтры, замечу, можно делать с достаточно большой крутизной спада, без компромисса с ГВЗ и соответственно стабильностью.
5. АЦП обладает бОльшей линейностью по сравнению с любым ФД по определению.
6. Легче привязаться к внешней опоре (10 МГц), для этого не обязательно подстраивать тактовую частоту в петле ФАПЧ, а достаточно просто добавить в систему еще один АЦП, пусть даже с низкой производительностью.
7. Легче контролировать время установления (ширину петли), а сигнал захвата петли более информативный, можно выводить точность приближения к искомой частоте.

Как обратно преобразовывать информацию? Допустим ЦАП. Бывают экзотические варианты типа Si534x, когда ГУНом управляют прямо в цифре, но мне этого не понять.

Интересная идея. Кто автор? Есть ли ссылки на источники (патенты, статьи)?

То. Во-первых, на тот момент времени не было микросхем с частотой сравнения PFD более 100 МГц. Во-вторых, там применена максимальная полоса 1 МГц для выжимания минимальных шумов в однопетлевой схеме. В-третьих, Вы всегда избегаете сравнения PDS с офсетными схемами, аргументируя это большими габаритами, ценой, сложностью и т.д. А именно в многоконтурных схемах можно заставить работать HMC439 в дробном режиме, так как в самой HMC439 никаких опций дробности нет.
Как раз именно в этом примере микросхема применена по назначению.

Впрочем, rloc очень верно подметил, что для дробности при использовании HMC439 лучше всего подойдёт DDS, а не Fractional-PLL, иначе все достоинства HMC439 пойдут насмарку. А таких схем скорее всего никто не выкладывал в сети. Я тоже видел такой синтезатор, но мне УВЫ запретили его изучать и фотографировать.

Не понял – какую идею, PDS или Frac-N-Syn? Для первой нужен специальный ЦАП, какого нет в природе. Для второй – стандартный ЦАП. А HMC439 некуда вставить ни в первом, ни во втором случае.

С ЦАП (DDS) давно встречал, авторство не знаю кому принадлежит, первый раз встретил у Analog Devices, когда DDS только стали появляться. С АЦП тоже встречается довольно часто, в гугле можно много интересного найти по слову ADPLL (All Digital PLL), у SiLabs звучит как DSPLL (DSP PLL), но используются в основном в микросхемном исполнении, ширпотребных кварцевых генераторах, хотя большей частью применяют TDC (Time to Digital Convertion). Авторство использования высокоскоростных АЦП, с большой динамикой, для приборных целей, пожалуй оставлю за собой. Losik правильно подметил: сделать на кристалле аналоговый фильтр на низкие частоты - это большая проблема, много места занимает, легче преобразовать в цифру. Так думаю многие современные микросхемы и строятся, а как иначе найти место под 10-20 PLL+VCO на одном кристалле в современных FPGA?

А как Вы себе представляете аппаратную обработку цифровых данных такой петли? ПЛИС, ASIC или интегральное решение в одном корпусе с АЦП или всей петлёй?

ПЛИС конечно, других "кубиков" у меня пока нет.

PDS конечно. Цап сделать из HMC439- это ведь триггера с драйверами. Сколько разрядов ЦАП, столько и HMC439. Токи задать как степень двойки и суммировать на выходе управления.

Всё это хорошо, но к делу не относится. Мы обсуждаем синтезаторные микросхемы с дробностью на предмет как нелинейность ЧФД ухудшает спектр сигнала.


Да не избегаю я. Наоборот подчёркиваю, что они сложные, многопотребляющие и дорогие.


Зачем многоконтурные, если то же самое можно получить в одноконтурной на базе PDS или Frac-N-Syn?
По какому назначению, если это даже и не синтезатор?


А я и не возражаю. Возможно, так оно и есть.


Прямо-таки детективная история.

Так потому и непонятно, зачем взят именно этот PFD, когда Hittite для дробных применений с ультранизкими спурами выпускает чипсет HMC983 и HMC984.

Это петля ФАПЧ. HMC439 - это ЧФД, а не микросхема для дробночисленного или целочисленного синтезатора. Что же тут не так?

Сам который год охреневаю
Конкуренция двух специалистов, работающих под одной крышой и делающих одно дело.
На первый взгляд казалось, что одно. На второй взгляд оказалось, что совсем разное.
Это синтезатор той фирмы, о которой rloc говорил.

Дороговатенький макет получится.

Очень сложно, а главное – вряд ли это поможет. ЦАП из 32 микросхем будет размазан по плате. Дорожки с импульсами к каждой микросхеме будут длинными и неодинаковой длины, а значит и временное рассогласование разрядов будет значительным. Всё это приведёт к потере точности ЦАП, а следовательно – к плохому результату. ЦАП должен быть внутри микросхемы.



Заранее прошу прощения, если напишу глупость. Представил последовательное соединение АЦП и ЦАП. И ничего больше. Разве это не ФД типа «выборка-запоминание»?

Напишу для корректности АЦП-ПЛИС-ЦАП, в промежутке - цифровая обработка. И фильтр конечно перед АЦП.

Не понимаю. Зачем ПЛИС, зачем фильтр? АЦП делает выборки из аналога в виде цифрового кода. ЦАП тут же преобразовывает этот код в аналог. Если разность фаз постоянная, то и напряжение на выходе ЦАП будет постоянным. Если разность фаз изменится, то изменится и код на выходе АЦП, а за ним - и напряжение на выходе ЦАП. Характеристика ФД готова.

Речь пока об одном АЦП, не о двух. Опорная частота (clk) и входная (Vin) не совпадают, и не кратны, одна - с кварцевого генератора (или умноженного ГК), другая - с ГУНа. На выходе АЦП - синусоида, которую в цифре комплексно перемножаю на требуемую частоту (переношу на нулевую), децимирую, адаптивно фильтрую (полоса ФАПЧ), вычисляю фазу, интерполирую и подаю на ЦАП. Это про режим фазового детектора, про частотный детектор в цифре (будет работать отдельно) и про переход из одного режима в другой пока не буду писать. Уточнение: выход ЦАП предполагается подключать ко входу управления ГУН.

P.S. Обратите внимание на номер страницы. Не знаю, меняется ли в настройках количество сообщений на страницу, у меня на всех компьютерах - 100. С юбилеем!

Излагаю свою версию, как пример. Сигнал от ГУН импульсный и он тактирует АЦП. Опора на аналоговом входе – пилообразная. АЦП делает выборку из этой пилы и передаёт цифровой код выборки на ЦАП, который следует непосредственно за АЦП. На выходе ЦАП сразу же формируется пилообразная, т.е. линейная, характеристика ФД. Ничего перемножать не нужно, и ПЛИС тут будто бы не к чему. Со 100-страничным юбилеем!

Идея с АЦП-ПЛИС-ЦАП хороша тем, что там кроме всего прочего потенциально предусмотрена оптимизация перестройки петли посредством предустановки ГУНа. Кроме того, несложен алгоритм распознавания ложного захвата частоты. Вариант АЦП-ЦАП ближе к ЧФД со всеми его недостатками.


В Панели управления есть Настройки форума. Там можно изменить Количество сообщений на страницу темы. Я изменил до максимума - до 150. Всё равно получилось круглое число - 10 страниц. С юбилеем!

Можно подробнее о предустановке ГУНа и о распозновании ложного захвата? Какие исходные данные закладываются в программу, и что она выдаёт на выходе?

Ну идея-то не моя, но я попробую:
1. Понятно, что любой ГУН в петле ФАПЧ обладает определённой инерционностью и не может перестроиться мгновенно, учитывая также цепи ФНЧ перед его управляющим входом. В ПЛИС можно реализовать оптимизацию кривой переходного процесса с учётом известных параметров ФНЧ и ГУНа таким образом, чтобы время переходного процесса и выбросов было минимальным.
2. По поводу ложного захвата всё ещё проще - его согласно п.1. вообще можно исключить, так как управляющая храктеристика ГУНа известна. Поэтому вопрос обнаружения ложного захвата вообще неактуален, и моё предыдущее замечание можно отнести скорее к ФАПЧ типа АЦП-ПЛИС без ЦАП.

Если копать ещё глубже, то можно будет понять, что без ПЛИС реализация такой петли вообще будет довольно проблематичной, так как всё равно потребуется управление АЦП, ЦАП и другими элементами петли. А раз уж её не избежать, то почему бы не наделить её полезными функциями...

Да, такое возможно, встречается в литературе как "coarse tuning", но если внимательно подумать, то зачем?

Один из самых интересных моментов - в обработке можно сделать частотный детектор (упоминал уже), обладающий точной информацией о частоте со скоростью тактирования АЦП. Естественно, обладая такой важной информацией, можно попытаться мгновенно перейти на нужную частоту, или как минимум сделать это в петле (аналогично случаю с ФД) с максимально широкой полосой. Хотя при расширении полосы, как раз и начинают проявляться подводные камни: у АЦП с высокой динамикой достаточно большая задержка данных с момента защелкивания в УВХ, что приведет к сложности компенсации внутрепетлевых шумов в верхней части, важнее даже стабильность.

Наверное Вы забыли некоторые детали? Иначе просто не складывается общей картины и невозможно понять что к чему. К АЦП должны сходиться две одинаковые частоты, чтобы на выходе получить сразу сигнал ошибки (нулевая частота). В традиционных ADPLL для этой цели стоит делитель ГУНа в виде DSM, который комбинируется с опорной частотой и получается "пила". Для не очень высоких требований такая схема вполне годится, включая массу недостатков в виде невысокой линейности формирования самой "пилы", наличия резистивных элементов тем или иным образом участвующих в формировании тока для "пилы" и повышающих коэффициент шума, необходимости работы АЦП в очень широкой полосе от DC и вытекающих сразу потерь в согласовании.
В моей схеме роль интегратора ("пилы") выполняет фильтр без потерь (LC, SAW и т.д.) перед АЦП, и он одновременно может являться согласующим звеном между импедансом ГУНа и импедансом АЦП. Я тут вчера прикинул потенциал для одного АЦП, теоретически достижимые шумы на 10 ГГц при эквивалентной частоте сравнения 450 МГц составили -128 дБн/Гц. Неплохо для однопетлевой схемы, даже если накинуть десяток дБ к шумам из-за различных неучтенных факторов.

А если ФНЧ в цифре, можно управлять инерционностью? В аналоговом виде понятно, резисторы можно переключать быстро, без последствий для фильтра, с C или L уже посложнее, да? Сразу нашел еще один полезный момент в цифре - ФНЧ не шумит )

От внутренних цепей ГУНа всё-равно никуда не уйти, поэтому надо будет смягчить перестройку от возможного "звона" и выбросов.
Да, тут как раз место именно цифровому фильтру, рассчитанному по характеристикам управляющих цепей ГУНа, если они известны.
А если нет, то как? Методом научного тыка? Скорее проще гарантированно загрубить с учётом минимального времени перестройки.
Всё равно общее время групповой задержки будет определяться не входом ГУНа, а каждым компонентом в ОС такой петли ФАПЧ.

В апрельском номере MPD вышла статья “A Fractional-N PLL Synthesizer without Delta-Sigma Modulation…”, стр: 26, 44, 48, 54:
http://digital.mpdigest.com/download/a7234...345325r15/#26/z
Это в полном варианте журнала, с рекламой. Но можно посмотреть и без рекламы:
http://www.mpdigest.com/issue/Articles/201...aly/default.asp

С Первомаем!

Не чтобы уколоть, а справедливости ради… Ведь никто не мешает сделать двух- (или более) контурную на одном кристалле. И тогда для потребителя это будет простым, малопотребляющим и дешевым. Почему не делают? По той же причине, почему и не берутся за PDS – это микросхемным компаниям не нужно (нет соответствующего спроса). И, кстати, наличие (отсутствие) квалифицированных специалистов тоже никто не отменял. Куда проще идти по накатанной, внося небольшие изменения.


Виталий, примите мои поздравления. Отрадно видеть, что просматривается обычный DAC (т.е. ещё чуть-чуть и Вы разрешите это сделать и на обычных элементах, а не на чипе ). Кстати, если у Вас есть возможность разместить pdf версию (можно раздобыть у Карен), то читать было б проще.


Более интересен другой показатель (не зависящий от настроек) – кол-во просмотров перевалило за 100 тыс. Тут уж играйся, не играйся с настройками…


А вообще завтра 9 мая. Всех с Днем Победы! Великой Победы!

Понимаю, что это шутка. Но, согласитесь, FPGA+DAC = куда ж проще?
Там я дал две ссылки. Первая – журнал полностью (возможно, кому-то и это будет интересно), вторая – только статья без рекламы, как раз для удобства её чтения.

Даже и предположить затруднительно, что получится, если затолкать в один чип многоконтурную структуру, ну скажем, к примеру, тот же QS. Уживутся ли друг с другом отдельные контуры или будет подобно жильцам в коммуналке? Лучше всё-таки отталкиваться от того, что уже есть на рынке. Это чипы Fractional-N PLL и DDS синтезаторов. Нужно ли их улучшать и искать конкурентную им замену, и будет ли это оправдано спросом на рынке?
Возьмём, к примеру, микросхему HMC704. Это Fractional-N PLL синтезатор, способный работать до 8 ГГц. Авторы заявляют о -230 dBc/Hz (FOM) в дробном режиме. Это noise floor порядка -110 dBc/Hz. Фактическая же цифра на много скромнее – всего лишь -50 dBc/Hz (выше мы это обсуждали с участием Андрея и разработчиков от Hittite). К сожалению, это типичный случай ввода потребителя в заблуждение (главное – продать, а дальше им хоть трава не расти). Но что при этом главное, так это то, что очевидно хотелось бы иметь эти -110 dBc/Hz, но не получилось. А если б получилось, был бы и спрос, и конкурентов бы поуменьшилось.
Далее о DDS, который авторы разработок таких чипов рекомендуют в качестве дробного делителя в петле ФАПЧ, хотя там тоже большие проблемы со спурами. Но ведь рекомендуют - значит уверены, что спрос есть, несмотря на сложности для пользователя обойти эти спуры как капли в дождь. Ну а был бы чип с фактическими -110 dBc/Hz, так и забыли бы о таком применении DDS.
Это что касается спроса на синтезаторные чипы с улучшенными характеристиками, т.е. к вопросу есть ли смысл их улучшать.
Ну а теперь о статье, о том, что там предлагается. Кстати, её дубликат на русском есть в разделе 10 материала по ссылке https://yadi.sk/i/ghI-YIf0dWyjS, начиная со страницы 19. Для краткости такой вариант синтезатора назван как Frac-N-Syn. Его реализация возможна в варианте ПЛИС+ЦАП. Тут уж ничего не зависит от капризов микросхемных кампаний – сам решил и сам сделал.

Двухпетлевую же заталкивали (ну почти- нет второго ФД). AD9858 и AD9956 - там же полная петля ФАПЧ внутри прячется. Вот что стоило еще и смеситель однополосный затолкать в чип- получился бы перкрасный синтезатор с оффсетом. Спуры конечно лезут от DDS в той же AD9956- пригодилась бы отдельная целочисленная спуроподчистная петля. Как по мне- меньше шума с внешним СВЧ прескалером, а скорость ядра ограничивать 1 ГГЦ.
Или мелкую ПЛИС внутрь синтезатора затолкать для универсальности конфигурации, только с дополнительными цепями подчистки джиттера (реклокинг).

Как я понял, шумы где-то близки к заявленным, но необходимость в них отпадает из-за большего фликкер шума ФД при небольших отстройках (примерно до 300 кГц). Спуры тоже были где-то близки к заявленным, остался непонятным режим добавления постоянного смещения к току схемы накачки заряда - где-то удалось получить выигрыш, где-то нет, нужно более подробно исследовать этот режим. Не видно откровенного обмана потребителей.


Приятно видеть вариант построения, более простой с технической точки зрения. В схеме есть моменты, мешающие практической реализации, но не хочется на них останавливаться - это все детали. По шумам, понятно, выигрыша ожидать не стоит, но и по спурам ситуация не лучше - принципиального выигрыша по сравнению с DDS в петле обратной связи PLL нет. Рост уровня спур в зависимости от частоты на выходе ЦАП близок к закону 10logN, и уменьшать формируемую частоту (другими словами - частоту сравнения, частоту формирования сигнала ошибки), чтобы потом умножить по закону 20logN, смысла нет, а по статье вижу, именно такая ситуация и складывается.

Вы это сами меряли или повторяете данные из дэйташита?


И всё же, что это за детали?


Почему Вы так считаете?


Что это за зависимость, откуда она взята, и что такое частота на выходе ЦАП? Видимо, это для DDS, но в Frac-N-Syn ничего этого нет. Там ЦАП выполняет другую функцию. Он формирует не частоту, а управляющий сигнал для ГУН.


Опять-таки в статье и близко такого нет, см. ответ выше.