Прошу прощения, Александр, всё дело в том, что здесь в теме уже как минимум двое активных участников с именем Александр.

А лично Вас, уже привыкшего к такой версии вашего имени, я не собирался ни унизить, ни обидеть, а лишь решил т.о. выделить.

2 Vitaly_K: Сначала разберитесь с тем, что изобрели, а потом другим пудрите мозги. Отправляю вас в полный игнор...

2 Electronix: Форум изжил себя в полной мере, смысла отправлять его в игнор не вижу- форум самоигнорировался...

С такими учителями и наставниками, как в этом форуме, слушатели мои, окажитесь на помойке без средств к существованию, и никто <censored> не протянет вам руку помощи.

<censored>...(((

['Chenakin' date='Dec 16 2016, 01:22' post='1468996']

Цитата(Vitaly_K @ Dec 24 2016, 13:38)
Но мой вопрос был о другом. Здесь недавно прозвучало (dm.pogrebnoy), что выборки у вас надо подавать не одну за другой, а сразу несколько в параллель, но на более низкой частоте.
Как это соприкасается с PDS, где используется та же идея? Как это делается у вас, если не секрет?

Думаю, dm.pogrebnoy ответит более квалифицированно, т.к. я не специалист по ПЛИС. Упрощенно (для себя) я это представляю таким образом. Есть, например, скоростные ЦАП с частотой клока 5 ГГц и выше (AD9163, EV12DS460A). На ПЛИС реализовать логику DDS (аккумулятор, LUT) непосредственно можно лишь на нескольких сотнях МГц. Зато у ПЛИС очень много ресурсов, которые можно задействовать в параллель. Условно говоря, можно реализовать несколько ядер (NCO) так, чтобы они обеспечивали не один, а несколько цифровых отсчетов, сдвинутых по фазе (отсюда polyphase DDS).

Всё-таки есть малость общего с PDS. Это формирование полифазного сигнала. Правда, далее пути расходятся. В PDS это можно делать в расщепителе фазы (основной блок и основная идея) на логических элементах, на аккумуляторах и на цифровых сумматорах. Все эти 3 варианта подробно у меня рассмотрены. Один из них воплощён в ПЛИС, имеются VHDL и Verilog коды.

Ну а далее эти отсчеты нужно перенести в ЦАП. В быстрых ЦАП сейчас для этого используют специальный интерфейс JESD, а в ПЛИС (Kintex-7) выделены специальные ресурсы (transceivers), чтобы перекачивать такой поток данных.

Надеюсь, dm.pogrebnoy меня поправит и ответит более корректно.

Это понятно. DDS быстрее, если в чистом виде и хорош, если со спектром у него всё в порядке. Но ведь в чистом виде его практически не применяют. Приходится чистить спектр, и вот тогда выплывают разные добавки типа тех же ФАПЧ.

Ну, в чистом виде, наверное, вообще ничего нет. А почистить спектр DDS не так уж и сложно и без ФАПЧ. Берем коммерчески доступную микросхему DDS, переносим требуемый частотный диапазон вверх (апконверсия), последовательно расширяем частотный диапазон и далее делим вниз в ту же точку (условно говоря). Если начать с 50 МГц, подняться до 2 ГГц, а потом делить вниз обратно до 50 МГц, то выигрыш по спурам будет 2000/50=40 или 32 дБ (сильно упрощенно).

Ну допустим, на 50 МГц станет хорошо. Но надо же подняться до 20 ГГц. И что будет там? Сплошная грязь? Или Вы проделаете то же самое, взможно, даже несколько раз, но каждый раз уже с улучшенным сигналом 50 МГц? Я понял так, что каждый участвующий в этом деле диапазон октавный. И все умножители разные по частоте. На первом из них надо давить первую гармонику. Как будут они устроены, чтобы осилить такую работу? Двоичные, по типу двухполупериодных выпрямителей? Если так, то можно ли обойтись без трансформаторов?

Усложнение схемы? Да. Сложно, дорого? Возможно. Но тут надо уже считать, что получаем (performance vs price) и сравнивать с альтернативными решениями.

Да уж, задача непростая.

Мне особо добавить нечего, все прозвучавшее выше чистая правда. Могу лишь на конкретном примере ещё раз закрепить.
Необходимость в полифазности возникает только лишь от того, что ПЛИС имеет ограниченную скорость следования данных на её портах, и ещё более ограниченную скорость работы непосредственно запрограммированной логики.
Возьмём для примера скорость преобразования ЦАП, равную 2,5 Гвыб/с. Изначально предполагая ограничения ПЛИС по скорости, современные ЦАП устроены таким образом, что поток данных разбивается на несколько параллельно следующих выборок. Обычно 2, 4 или 8. Это число фиксированно для конкретной модели ЦАПа. Кратно падает и нагрузка по скорости на интерфейс передачи между ПЛИС и ЦАП. Т.е. 1250, 750 или 375 Мбит/с на каждый бит шины между ПЛИС и ЦАП.
Внутри ЦАП появляется дополнительный элемент - мультиплексор, который, наконец уже, подает непосредственно на ядро ЦАП пришедшие в ЦАП в параллель выборки последовательно, со скоростью преобразования ЦАП 2,5 Гвыб/с . Вот и вся полифазность, ничего сверхъестественного тут нет.

Ничего страшного, как-нибудь переживу эту беду.


Кто такие эти <censored>, которые мешают вам жить? И вообще, что с вами, зачем хамите?

Спасибо, кое-что понял.

Эта не та новость, чтобы объявлять на весь свет. А вообще, если что-то пошло не так, то лучше взять паузу. Утро вечера мудренее.


Давайте посчитаем. Предположим, DDS выдает -110 дБн до 50 МГц (проверено) и используем один каскад ”очистки”. Поднимаем вверх до 2 ГГц (апконверсия) и расширяем полосу. Далее возвращаемся назад делением, потом опять поднимаемся до 2 ГГц (используем такой же блок), а далее последовательно умножаем до 20 ГГц. Чтобы долго не писать и не рисовать, схематически выглядит так:

50 MHz (-110 dBc) -->MIX-->2 GHz (-110)-->:40-->50 MHz (-142) -->MIX-->2 GHz (-142)-->x2 x2 x2-->16 GHz (-124)

В итоге получаем -124 дБн на 16 ГГц (вклад DDS). Такую ”грязь” не всяким прибором разглядеть можно.


Да, при желании можно прогнать несколько раз (каскадируя однотипные блоки) так, что от DDS и следа не останется.


Не обязательно. Полосу можно расширять, используя переменные коэффициенты умножения/деления. Когда-то я уже писал, повторю ещё раз. Пусть у нас есть некая полоса уже октавы, например, 4-6 ГГц:
4-6 x 2 = 8-12
4-6 x 3 = 12-18
В итоге получаем непрерывную полосу (8-18 ГГц) шире октавы. Или:
4-6 : 3 = 1.3-2
4-6 : 2 = 2-3
Итого: 1.3-3 ГГц – опять шире октавы.


Не только первую, но и третью, пятую и все нечетные, которые становятся субгармониками. И не только на первом умножителе, но и на всех последующих.


Например, балансный удвоитель и 3+ фильтра на октаву. Если использовать бОльший коэффициент умножения, то фильтров нужно уже больше. Предмет оптимизации.


Да какая разница? Были бы в наличии и стоили копейки, например, Mini-Circuits:
AMК-2-13+ -- 20-1000 МГц -- $6
KC2-11+ -- 1000-2200 МГц -- $6
и т.д. до 20 ГГц……
KSX2-24+ -- 10-20 ГГц -- $8
А так, внутри там два (четыре) диода и что угодно, что обеспечивает сдвиг на 180 град. (трансформатор, всевозможные виды балунов и т.д. Я когда-то делал на двух 90 град. hybrids, но сейчас это не нужно.)

Так что, да, довольно таки сложно, но при желании всё можно сделать. И не так уж и дорого. Надеюсь, убедил .

И пользуясь случаем, поздравляю всех форумчан с наступающим Новым Годом! Успехов!

Можно пару конкретных вопросов? А то устаешь от "концептуальщины". Если N - это кэф деления в блоке очистки DDS, то насколько расширяем полосу? Видимо, все-таки не в N-раз? То есть N все-таки предполагается свипировать? Если да, то Вы пробовали уже какие-то конкретные делители? Просто если отталкиваться от сформулированных Вами требований по скорости, нужен делитель с параллельным управлением (а не SPI). Есть ли здесь альтернатива Microsemi? (всегда не очень приятно, когда ключевая микросхема есть только у одного производителя).

И тут вопрос о требованиях


Так ли уж необходимо, чтобы эти требования реализовывались одновременно?
То есть когда прибор скачет с частоты на частоту за 100нсек, разве нужно, чтобы ПСС были за -100? Не проще ли иметь принципиальную возможность перескочить быстро (пусть и с довольно конскими спурами), а уже когда пользователь вознамерится промерить спуры в квази-стационарном режиме, врубить разного вида "вычищатели" (по аналогии с phase refining technlogy)?

Это, да. Ну, а что делать? Тут интересы разные, вон и о трансформаторах в умножителях приходится говорить. А если предметно, то у меня блок-схема занимает 8 листов 11”x17.” Шарики за бобики запрыгивают. Но, вроде, всё стыкуется, и по цене вполне терпимо. Я, кстати, Вас бы тоже послушал о DDS, например, сколько ЦАП стоит интерливать и как.


Например, AD9515. Есть и получше от LT, но это уже не в свободном доступе. А какой девайс от Microsemi Вы имели в виду?


А Вы, батенька, шалун . Тут, наверное, надо смотреть, что заказчик будет делать с этой скоростью и спурами. Перескакивать быстро и как-то усреднять? А если просто прыгнуть и остановиться, тогда зачем скорость? Чтобы рекорд записать? Вообще, это единственный вопрос, который меня останавливает этим серьёзно заняться. Как делать – понятно, а вот зачем – пока не очень. Я бы rloc послушал, если он захочет это прояснить.


Phase refining был весьма эффектным маркетинговым трюком. Была демонстрационная программка, которая изначально активировала петлю поиска с большим N. Соответственно, на экране спектроанализатора вырисовывался сигнал с очень большим фазовым шумом. Потом кому-нибудь предоставлялась возможность нажать кнопку ”phase refining,” которая переключала ФАПЧ на линейку смесителей с коэффициентом деления 1. Соответственно, сигнал оставался на месте, а фазовый шум падал дБ этак на 40. Причём, СА стоял в режиме averaging, поэтому шум не резко скакал, а медленно осыпался, как осенние листья от лёгкого дуновения ветра. Выглядело убойно. У меня на выставках очереди выстраивались эту магическую кнопку понажимать. А что делать? Phase Matrix ведь это не уважаемая компания тогда была, пробивались, как могли. Так и крутились.

Вроде, эти аналоговские и линеаровские микрухи не дотягивают до двух гиг.


Сентеллаксовские UXN14M9P/UXN6M9P. Ну я, правда, расфильтровываться собираюсь значительно выше, чем частоты ПАВ.



На самом деле, это не шутка. Как и вы, я не до конца представляю конкретные приложения наносекундного синтезатора. Ясно могу представить разве что прямосинтезный гетеродин нового поколения в СА. Если использовать такой модуль как гетеродин СА, то переключение режимов будет вполне оправданно. Допустим, мы имеем максимальную скорость с точки на точку 100нсек или лучше. При этом спуры, допустим, на уровне -90дБ. Но на экране эти спуры будут маскироваться шумами широких RBW при скоростных развертках. А когда пользователь будет сужать RBW, понижая шумовой пол и обнажая спуры, развертка естественным образом замедляется, и есть время на то, чтобы запустить алгоритм синтеза через "вычищатели" (которые будут работать медленнее - на уровне 1-10 мксек). То есть имеем режимы Fast Hoping и Fine Spectrum, как вариант.

Есть еще HMC835, если не ошибаюсь, делитель там можно использовать отдельно до 6 ГГц. При скорости SPI 50 МГц (а скорее всего на запись больше, ближе к 100 МГц, если судить по частоте ФД) переключение получается достаточно шустрым. И еще как вариант FPGA + внешний триггер. Kintex7 работает на скоростях 1866+ Mbps в двунаправленном режиме, только на выход - немного больше. Шумы будут определяться внешним триггером, плюсом к этому - быстрота переключения и синхронизация, что во многих случаях является ключевым моментом (не все делители имеют вход сброса, а еще лучше - вход внешней синхронизации).

Вопрос к Александру и Сергею: каким образом контролировать фазу делителя в схеме апконверсии с делением? Ведь после смены коэффициента деления фаза на выходе получается случайной. Как обеспечить неразрывность фазы при перестройке по частоте, как в UXG? Без непрерывности фазы смысл в быстрой перестройке пропадает, звенеть все будет, Сергею это знакомо. Хорошая задача под Новый год? )


Основное преимущество прямого синтеза - это скорость установления до когерентного режима, т.е. до десятков-единиц-долей Гц (можно перевести в точность установления фазы). Напомню, что в QS скорость установления до 10 Гц составляет порядка 1 мс, что не позволяет в многоканальном СА делать векторную межканальную обработку в режиме свипирования за приемлемое время. С другой стороны, область применения прямого синтеза неразрывно связана с широкополосной обработкой, а значит не нужен мелкий шаг перестройки и вся структура сильно упрощается.

Речь о порядке величин. Дотягивают до диапазона ПАВ.


Да, как вариант. Но остается какая-то неудовлетворённость. Такую игру затевать, чтоб потом вот так “элегантно” это обходить…


А схемку внешнего триггера не набросаете (хоть от руки) – если не затруднит?


Ваше определение когерентности? Ошибка в доли Гц?


А какие требования будут по спурам в этом случае?


Обычно звенят высокочастотные прескалеры (типа того же Сентеликса) – возбуждаются при отсутствии входного сигнала. А если брать AD9515, звон будет? Если нет, то ошибка – задержка до перехода через ноль. Тоже не пойдет? А если момент переключения как-то синхронизировать с переходом через ноль (контролировать DDS-ом)?

Нажмите для просмотра прикрепленного файла

Да, вечер перестает быть томным .

Ещё вариант. Использовать ещё один (много) ДДС в качестве целочисленного делителя. Выглядит коряво, но ведь готовая микросхема стоит не так дорого (для этой задачи). А смесительные спуры в DDS будут отсутствовать (схлопываться, используя терминологию Сергея). Что будет с фазой в этом случае?

При любой скорости перестройки требования по спурам и шумам должны быть одинаковые. Конечно, классическим спектроанализатором оценить уровень побочных составляющих при быстрой перестройке невозможно, но синтезатор может использоваться в системе с межпериодной, межканальной, межчастотной обработкой, где побочные составляющие имеют свойство накопления в сумме (интеграле).


А конечный потребитель? Допустим он хочет получить частоту, растущую по линейному закону с шагом в 100 нс, а фаза на каждом шаге будет меняться случайным образом, что он увидит? Пусть даже частота и будет строго соответствовать заданной. Пока сложно сказать при какой скорости переключения можно пренебречь разрывом фазы, а на при какой - нет. Вот так, неожиданно, всплывают новые нюансы. Почему я вспомнил об этом - первоначально в проекте с DDS был разрыв фазы при перескоке частоты и на обычном СА это выглядело как хаотически появляющиеся спуры в процессе перестройки.


Не могу точно сказать про интегральный DDS, надо спрашивать у разработчиков, как они реализовали алгоритм при загрузке новой частоты.

По остальным вопросам напишу позже.

Да уж это подстава. Насколько я понял, у линеаровского семейства LTC6954 есть система выравнивания фаз выходов делителей как одной микросхемы, так и нескольких штук за счёт блоков программируемых задержек (от 0 до 63 тактов клока). Так что на одну микруху, вроде как, можно завести сигнал DDS до апконверсии с единичным кэфом и её выход на вход второй (где деление после апконверсии), и подать сигнал на соответствующие копыта синхронизации. Но синхроимпульс должен быть шириной в миллисекунду...

Что делать с сентеллаксами, надо думать. Может, можно какую DLL воткнуть?

Это подстава известная. Была б задача (правильно поставлена), решение всегда найдется.


По-моему, это слишком грубый инструмент. К тому же шумит больше и интерфейс – SPI.


Вот “копыта” – это самое интересное. Фазу, если что, аналоговым фазовращателем крутить можно – плавно и без шумов. Да что там далеко ходить, DDS позволяет фазовый офсет программировать.


С ЛЧМ должно быть проще, т.к. частота (фаза) растет относительно медленно (без рывков). А что если в этот режим ввести некую инерционность, которая не даёт резко рвать фазу. Например:
1. На выходе блока(ов) апконверсии-очистки-фильтрации-коммутации поставить повторитель-ФАПЧ (N=1) с петлёй в несколько МГц (за что боролись ). Смысл в том, что ГУН/фильтр будет затягивать фазу с нужной динамикой.
2. На выходе …(см. выше)… поставить DDS в качестве делителя на 2. Смысл, собственно, не в самом DDS, а в ФНЧ, который будет сглаживать отсчеты, убирая фазовые рывки.
3. Что ещё?


А в итоге? Удалось решить проблему?



Противоречие. Если дополнительный DDS (используемый в качестве делителя) рвет фазу, то и ведущий (который задает шаг) будет делать тоже самое. Тогда уж совсем приплыли.


Это принципиальный момент. Ведь без особо сильного напряжения можно довести скорость переключения почти до пикосекундных порядков, но с разрывом фазы. Думаю, надо сформулировать требования для нескольких ключевых приложений (быстрый гетеродин в СА, широкополосные системы, ЛЧМ и т.д.), а именно:
1. Время переключения с одной частоты на другую с заданной точностью
2. Время нахождения на какой-то частоте (оно может не равняться времени переключения)
3. Требования к фазе
И ещё. Если в каком-то приложении надо вернуться назад на предыдущую частоту. Какие требования будут к фазе? Определение когерентности? Rloc, тут Вы бы могли многое прояснить. А когда задача сформулирована, то дальше уже дело техники. Интересно было б построить универсальный интструмент (модуль), который бы закрывал много разных применений, ведь основа внутри очень мощная закладывается.

Существует техника построения DDS с непрерывным временем.
https://yadi.sk/i/-TmZvRXD36Vj8K

Прежде чем бороться с разрывом фазы, нужно понимать, важно абсолютное значение фазы на каждом шаге. Если нет возможности избежать переходных процессов при переключении частоты, то нужно гасить последствия модуляцией амплитуды (отключением). Лучше конечно модуляцией, по определенному закону, чтобы не усугублять ситуацию. Без входа синхронизации у делителя, остается только измерять фазу на выходе, и по результату вносить добавку на фазовращателе. Мне этот вариант не нравится, поскольку возвращаемся к системе с обратной связью, да и точность установки фазы гробится, она существенно хуже цифровой, которую дает сам DDS.


Да, все решается. Путем некоторого усложнения схемы, поскольку без синхронизации не исключается вероятность расхождения фаз в полифазной системе.



Без FPGA не обойтись.


Пока понятие когерентности ввел по аналогии с радиолокацией, где ФАПЧ невозможно использовать при переключении частоты, рассыпается обработка, основанная на фазовых соотношениях. Не могу пока формализовать в количественном виде. Интуитивно, разница состоит в законе установления конечной частоты (фазы).

Раз уж обещал, привожу классический вариант работы с внешним триггером на примере работы с внешним ЦАП, не имеющим внутреннего FIFO и синхронизации:

Нажмите для просмотра прикрепленного файла

При соблюдении условия равенства трасс A=B и C=D, тактовый сигнал будет приходить на внешнее устройство (триггер, ЦАП) в одной фазе с данными с FPGA. К сожалению в этой схеме необходим ФАПЧ, на картинке он представлен в виде прямоугольника MMCM. Примечание: ":1" и ":4" - это одинаковые микросхемы делителей, но с разными коэффициентами. Делитель на 4 продиктован ограничением на максимальную частоту глобального буфера в FPGA.

Пршу прощения у администрации форума, Виталия Козлова и Александра Ченакина за неуместный эмоциональный нервный срыв.
Дальнейшее своё пребывание в этой теме, в Электрониксе и электронике считаю невозможным и бесперспективным. Прощайте.

Со всеми бывает. Надеюсь, всё образуется. Не прощаемся и ждём Вас в этой теме; без Ваших комментариев общение не так зажигательно. Только Виталия сильно не забижайте (шутка ). У него, конечно, PDS уж больно мудреный, но в такие годы это двигать не так просто. Уважаю, что не сдается. Ну а пока, давайте ДДС вместе добьем, хотя бы в концепте.


Красивая картинка. Самое оно.


Согласен. Мне тоже это никак не нравится.


ПЛИС хорошо использовать в качестве интерфейса-передачи данных (т.е. изолированная цифровая часть). Не хотелось бы использовать в качестве RF-компонента (делителя). Делитель нужен для подавления спур до очень низких величин. А как скажется влияние ПЛИС в этом случае (Вы сами не раз говорили о проблеме ЭМС)?



Вернёмся к AD9515. Там есть функция SYNCB для синхронизации выхода (см. стр. 18-19). Можно ли этим как-то воспользоваться?

Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

С внешним триггером ПЛИС как раз и выполняет роль интерфейса передачи данных, которые пересинхронизируются чистым тактовым сигналом триггера. Для более низких частот (до 500 МГц) такой вариант опробован. Остается избавиться от ФАПЧ, который компенсирует задержки распространения буферов ввода/вывода ПЛИС.

Есть еще один вариант обхода проблемы случайной фазы делителя - использовать несколько переключаемых делителей. Но здесь стоит вопрос в развязке.


Вроде можно. Достаточно древний делитель со специфическим управлением:

И частоту желательно побольше.

Ну да, Виталий мол-де старый, тронулся умом и упёрса в свой PDS. Да, конечно, невозможно мне одному двигать идею дальше. Но жалеть меня не надо. Я вижу перспективу и потому упёрся. Работоспособность идеи показана на макете, а потенциальные возможности промоделированы (см. сообщение 2223). Результаты макетирования посредственные из-за использования примитивного ЦАП. Кто-то здесь на Форуме, кажется, rloc, предложил использовать 2 стандартных ЦАП. Давно это было, тогда понял как это сделать, а теперь стёрлось в памяти. Найти это среди тьмы сообщений практически невозможно. Добрый человек, прошу, повторите.

Судя по описанию, если при каждой смене кэффициента деления подавать ноль на эту ногу, то через четыре такта клока сигналы на выходах делителей будут снова в фазе. Просто появятся дополнительные накладные временные расходы, которые придется заложить во время перестройки.

Попутно вопрос: а будет ли рваться фаза при одном фиксированном коэффициенте деления (когда свипируется только частота на входе делителя)? И рвется ли фаза при работе СВЧ переключателей?

И еще вопрос: как правильно реализовать широкополосную I/Q модуляцию в подобном прямосинтезном генераторе? Будут ли ограничения (и какие?) со стороны блоков апконверсии/фильтрации/делительной очистки?

Поэтому и отношусь с симпатией и к Вашей идее, и к Вашей упёртости.


Остаётся ряд нераскрытых моментов:
- сложность восприятия метода (я думаю Вы сами смогли здесь в этом убедиться)
- более детальное моделирование, например, сходимость метода, т.е. необходимо доказать отсутствие ложных захватов; учет нелинейности ЦАП (тоже, что и в DDS – разного рода нелинейности типа глитчей, переходные процессы, динамические нелинейности и т.д.)
- макетирование, которое бы подтвердило не только качественно (захват частоты), но и количественно (спуры, шумы) ценность Вашего метода


Вы не раз говорили, что нельзя отмакетировать PDS, т.к. нет ЦАП с двумя раздельными тактовыми входами. Возможное решение – суммирование двух раздельных ЦАП (каждый со своим тактовым входом).


Одно из решений – дипломный проект или (лучше) канд. работа под Вашим руководством. Такая работа предполагает решение ряда задач, а именно:
- мат. моделирование
- сравнительный анализ (количественный) с конкурирующими методами (fractional-N, offset)
- эксперимент (макетирование) с анализом полученных результатов
- возможное внедрение метода
Т.е. всё то, чего сейчас не хватает. Нужен толковый студент (аспирант), для которого эта работа могла бы стать хорошим трамплином. К сожалению, я сейчас с университетской средой не сильно связан. Но если нужно, мог бы поучаствовать в качестве оппонента, со-руководителя и т.д. – всё, что может оказаться полезным.


Просьба пояснить. Допустим, вопрос развязки решили. Если у нас есть два (несколько) переключаемых делителей, то они будут расфазированы по той же самой причине. Т.е. надо осуществлять их начальную фазировку? Тогда в чем преимущество?


По-видимому, чтобы сократить кол-во выводов в микросхеме. В результате нужно заводить по две линии на ногу с кучей резисторов. Неудобно, но что делать.


Мне как раз подходит. Шумы бы поменьше, но тут уж дареному коню…


По описанию минимальная длина сигнала SYNCB равна 5 нс. Четыре такта на 1 ГГц (к примеру) – это 4 нс. Т.е. накладные расходы порядка 10 нс? Вполне терпимо. Вроде ”подставу” обходим?

Теперь по реализации. Правильно ли я понимаю, что делитель A мы используем как time reference (т.е. его к-т деления не меняется, фактически канал нигде не используется), а делитель B (рабочий в блоке очистки) после каждого перепрограммирования будем перефазировать, посылая короткий импульс на SYNCB. Вроде всё правильно?


Я так понимаю, что нет.


Сам переключатель фазу рвать не должен (за вычетом нескольких нс на переключение). Тут вопрос – что будет переключаться (какие сигналы/фазы).


O! Это классная тема - отдельная и не менее ёмкая, чем сам прямой синтез. Конверсия (up/down) IQ-модуляцию не меняет (сохраняет). Деление не сохраняет (т.к. искажает амплитудную составляющую). Т.е. IQ должна быть сформирована уже после всех делений.

khach предлагал, но действительно найти сложно.


При фиксированном - не будет, можно еще поиграться с верхней/нижней частотой. Переключатели влияют только на переходные процессы.


Если делать модуляцию со стороны DDS, делители убьют амплитудную модуляцию. Вариант с регенеративными делителями думаю не будем рассматривать, из-за сложности реализации. Остается фазо-частотная модуляция. В этом смысле мне нравится "топорная" структура UXG - при использовании активных удвоителей (на ячейке Гильберта) сохраняется полный диапазон для модуляции по амплитуде - это дает возможность реализации не только полноценной I/Q модуляции, но и быстрой перестройки/согласованию по амплитуде при переключении между диапазонами, что может быть равносильно решению проблемы с разрывом фазы.


Вместо начальной фазировки можно измерить и потом учесть при формировании. В любом случае, процесс калибровки/настройки однократный и не влияет на быстродействие.

Спасибо. Иногда он тут появляется. Подожду, вопрос не срочный.

не это искали ?
https://electronix.ru/forum/index.php?showt...p;#entry1452278
https://electronix.ru/forum/index.php?showt...p;#entry1251736
https://electronix.ru/forum/index.php?showt...p;#entry1224956

Спасибо. По второй ссылки - это то, что я искал.

Нет, тут что-то не то. Ответа на вопрос нету. Взгляните на прилагаемый рисунок. Углубляться в детали не будем. После фазорасщепителей, опорного RC и сигнального C-PC, импульсы поступают на RS-триггеры. ЦАП – резистивная матрица на выходе триггеров (так в макете). А куда вставлять два стандартных ЦАП, что на них подавать и чем тактировать?

В этой блок-схеме синтезатора есть системная ошибка- ЦАП считается идеальным, как только нужный код появится на входах, так он и выдаст нужное напряжение. Про гонки между разрядами ЦАП наверно слышали? И про аналоговые глитчи из за гонок на выходе ЦАП тоже. Это и было причиной ухода от асинхронных архитекур ЦАП к синхронным. И даже внутри ИС ЦАП построенный по современным архитектурам будет синхронный. Поэтому на него все равно придется подвести тактовую частоту. Вот какую ее выбрать-вопрос. Предполагалось попробовать использовать опорную частоту и частоту VCO, предварительно поделив ее чтобы попасть в диапазон рабочих частот ЦАП.
Т.е каждая половинка синтезатора работает со своей частотой, часто со стороны VCO- с переменной. А суммирование сигналов происходит не в цифре, как в вышеприведенной блок-схеме, а аналогово, после ЦАП.
Был еще вариант- использовать готовые модули ФЧД в качестве ЦАП с весовыми коэффициентами для токов соотвественно разряду ЦАП. Тут получалась действительно асинхронная архитектура, но только на рассыпухе.
PS. Возвращаясь к другим архитектурам синтеза. http://www.markimicrowave.com/blog/2015/02...hase-detectors/ напомните, мы тут рассматривали применение квадратурного смесителя в качестве ФД синтезатора?

Не понимаю, зачем Вы всё это расписываете? Вопрос конкретный: как использовать два стандартных ЦАП вместо приметивного, как показано на рисунке. Куда их включать и чем тактировать?

на ЦАП обычно подают дискретный цифровой код и на выходе получают эквивалент аналоговой величины , соответствующий этому коду. При этом можно говорить о наличии шума "квантования" в полученном аналоговом сигнале, в идеальном случае величиной не менее веса младшего разряда .
В случае PDS нельзя говорить о наличии специфических эффектов обладающих "шумом квантования" на выходе "ЦАП" перед ГУН . ДА и сам "ЦАП", нарисованный после выходов парциальных фазовых детекторов не является ЦАП-ом ( это имхо) а всего лишь сумматор аналоговых сигналов с выходов нескольких фазовых детекторов.
Это я к чему - стоит ли заниматься "внедрением" шума квантования в сигнал перед ГУН-ом ? мне кажется что это будет лишнее.



более некуда, кроме как вместо парциальных фазовых детекторов. Данные слева, клок - справа. Для другого ЦАПА - наоборот. Выходы ЦАП-ов дифференциально сложить.
Под данными можно предположить треугольнообразный код (а синус тоже пойдет) с блоков , которые ранее у Вас были фазорасщепителями.

Но это плохая идея, как мне кажется

как так?
"данные слева а клок справа" - это имеет значение
Подайте на вход данных ЦАПа растущий счетчик в аккумуляторе R , а на вход синхронизации этого ЦАПа сигнал FC/C
Вот и получится фазовый детектор.

Т.е. второй ЦАП не нужен?

ну разве что для красоты и симметрии Кто нибудь скажет слово за шумы.

суммирование выходов отдельных фазовых детекторов, не приводит к появлению каких то невиданных новых свойств. Вот в схеме PDS , использется много (8, 16 и более) RSтриггерных фазовых детекторов с суммированием выходов, а мог бы использоваться один RS триггер с примерно одинаковым функциональным результатом.

А что такое функциональный результат? Работать будет тот и другой вариант – так Вы называете это одинаковым результатом? Даже с одним RS-триггером. Нет, это не то. Это уже не PDS. В нём, в PDS, как раз главное – наличие множества (К = 8, 16, 32 и более) RS-триггерных фазовых детекторов, выходы которых в простейшем варианте поступают на KR-матрицу одинаковых резистеров (точность невелика), а хотелось бы, чтобы эти выходы шли на сегменты высокоточного ЦАП. Из-за наличия множества парциальных детекторов, требования к точности сегментов ЦАП снижаются или же с другой стороны улучшается спектр сигнала. Снижаются также и шумы за счёт некогерентного сложения сигналов.

Высокоточность суммирующих резисторов не нужна, убеждён . Кажется, лет 5 назад в другой теме это уже проходили, меняли в модели номинал резисторов и не видели появления ПСС ниже по частоте чем FR/Q FC/Q .
шумы да, снижаются, из-за их некогерентного сложения.

Такого не помню и быть такого не могло. Это вопреки самому принципу PDS. При идеальной точности резисторов помеха дробности практически отсутствует. Пример при наличии неточности показан в моём сообщении 2223 от 1 декабря, стр.149.
Какая эта другая тема? По-моему всё обсуждение мы вели в этой теме.

https://electronix.ru/forum/index.php?showt...t&p=1009873

Да, и в самом деле был у нас с Вами разговор ещё и на другой ветке форума.
Уж и не помню как и зачем мы туда попали.
А по Вашей ссылке я не нашёл там утверждения, что уровень помех дробности
не зависит от неточности резисторов. Обязательно зависит!

нас выгнали за злостный флуд


аа, понял мы о разном.
Вы имеете ввиду под помехами дробности то что выше от Fr/Q Fc/Q вплоть до несущих , а я то что может (могло) быть ниже этих границ .
Я автоматом "фильтрую" все то что слишком близко подбирается к несущим, в расчете на должный аналоговый фильтр . Так было недавно и с интерливными цапами , я на зеркальные недодушенные образы сознательно "забил" из-за того что их "душить не передушить" амплитудно фазовыми методами и окончательно (-120 dbc) все равно не задушить, поэтому эту область считал нерабочей для сигнала в интерливном DDS-ЦАПе. Так и тут.

Да нет же, не о разном, а всё о том же - о помехе дробности. На рисунке по Вашей ссылке до частоты 150 МГЦ её уровень сравнительно низкий, а дальше он растёт, то, что отфильтровывается. Обратите внимание, что по вертикали изображение сильно вытянуто, разница в уровнях кажется значительной, хотя она не так уж и велика.

Вы о помехе дробности , а я о "разном" : см сообщение #2287

без фильтра см. ниже. То растет то падает , лепестками. Для интереса ставил 5% резистор. R=13 C=16/


Ниже порога там нет ничего и быть не может( то что на картинке ниже 20МГц можно наблюдать казявки в спектре - не обращать внимание, это погрешность вычисления) а делать ширину петли ФАПЧ выше порога особого смысла не имеет.

Вопрос такой : как влияет loop filter в pll на фазовый шум , именно полоса филтра . И можно ли измерить к примеру передаточную характеристику джиттера от частоты?

Как я понял Вы привели эту картинку, чтобы показать, что уровень помех дробности не зависит от неточности резисторов. А с чем сравнивать? Тогда нужна аналогичная картинка для 1 – процентной неточности в таком же формате.

с расширением полосы фильтра ФАПЧ плотность фазового шума на границе может как уменьшаться так и увеличиваться. Зависит от шума ГУН (больше или меньше шума схемы фазового детектора с элементами )
Джиттер - интегральная характеристика фазового шума от частоты , зависит от двух значений частот - нижней и верхней. Поэтому одномерный график "просто от частоты" построить нельзя , не определившись что делать с "другой границей частоты"


не-не -не . как раз показал что палки выросли в 50 раз по сравнению с ранее указанной ссылкой. 0,1%было --> сделал 5% это в 50 раз хуже. Там первая палка -100dBv ,т.е 10 мкВ по русски, а на этом графике уже 500 мкВ. Всё честно.
Но частоты , где эти палки появляются , нельзя использовать в рабочей полосе фильтра ФАПЧ. Фильтр будет неустойчив .

Почему фильтр будет неустойчив? Что с ним может случиться?

не знаю ни одного решения с фапчём, где полоса фильтра налезает на частоту сравнения ФД.
Палки дробности, если какие есть (даже если подавлены идеальной точностью резисторов) , означают что PDS на этих частотах производит "сравнение фаз" . Будет ошибкой считать, что частота сравнения в PDS это Fc и Fr . На самом деле частота сравнения (или одна из частот сравнения ) начинается ниже в Q раз в общем случае. На таких частотах возникает дополнительный существенный сдвиг фазы в сигнале обратной связи, уменьшающий запас устойчивости.

Частоты сравнения всё же Fr и Fc. Возможно, сбивает с толку неудачный выбор числа R=13. При этом на входе 5 старших разрядов аккумулятора всего лишь единица, и в спектре она может проявиться как помеха большого уровня с частотой примерно (при наличии единиц в LSBs) Fr/Q=800/32=25 МГц, и её можно принять за частоту сравнения. Но этот случай нерабочий. В реальности код R выбирается ближе к 1/4 ёмкости аккумулятора. Можете посмотреть спектр, например, при R=01000,001=65?
Кстати, а что по оси частот на картинке в сообщении 2295? Что это за цифры 0.2; 04; 06 и т.д?

Чтобы это было истиной , надо чтобы на каждый парциальный детектор приходили эти частоты Fr и Fc. Как Вы можете сами убедиться , это не так (ну кроме случая R=C=Q). А суммирование выходов отдельных ФД через резисторы не является операцией , волшебным образом увеличивающим частоту сравнения каждого ФД.

5 лет назад был очень даже рабочий. у меня R=13_d=01101,000_bin а С=16_d=10000,000_bin

не могу, не понимаю этой записи.

цифры в ГГц , т.к. этот график является изменением "того самого" что по ссылке цитаты ниже , кроме нового резистора в 5% точности и отключенным фильтром. Я просто поменял резистор в старом симуляторе, отключил фильтр и получил новый спектр.