Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: MG Expedition ликбез ...
Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Разрабатываем ПП в САПР - PCB development > Mentor-ExpeditionPCB
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71, 72, 73, 74, 75, 76, 77, 78, 79, 80, 81
3.14
Еще, как в Cell Editore при присвоении названия контактной площадке , осуществлять эту операцию сразу над группой площадок. А то такое тоскливое занятие 144 раза тыкать по пинам и отыскивать из списка в 50 разновидностей нужную, а потом еще для половины пинов осуществить разворот на 90 градусов и опять же каждый пин по отдельности sad.gif
fill
См. Редактор Посадочных Мест (Cell Editor) в
http://www.megratec.ru/download/163/168/

PS. Внимательно проходите тренинги (в них показано и SHIFT и CTRL)
3.14
Чего то я не совсем пойму с поиском нарушения зазоров.
Рисую линию в в слое цепей, проходящую через несколько линий и план с землей, провожу DRC и никак не могу найти наличие ошибки в ReviewHazards.
Daniil anim
3.14, Вы не забыли нажать кнопочку 'решётка' в меню Review Hazards - это кнопка обновляет результаты Batch DRC.
3.14
Нет не забыл.

Еще, как настроить отоброжение слоев так чтобы на просматриваемом слое не отоброжались номера пинов и refdes от другого слоя, а то такая каша получается.
fill
Цитата(3.14 @ Mar 12 2006, 22:43) *
Чего то я не совсем пойму с поиском нарушения зазоров.
Рисую линию в в слое цепей, проходящую через несколько линий и план с землей, провожу DRC и никак не могу найти наличие ошибки в ReviewHazards.


в RH меню Batch>Proximity
нарушение Regular_Trace_to_Regular_Trace

Цитата(3.14 @ Mar 12 2006, 23:13) *
Нет не забыл.

Еще, как настроить отоброжение слоев так чтобы на просматриваемом слое не отоброжались номера пинов и refdes от другого слоя, а то такая каша получается.


DisplayControl закладка Part подраздел Part_Items (выделен синим цветом) пункт Pin_Numbers галочка слева для Top справа для Bottom.
тоже самое в подразделе SilkScreen_Items (а может еще и в Assembly_Items) пункт Ref_Des
3.14
1) спасибо, извиняюсь что сам не разглядел
2) как включить/выключить отображение это понятно, ну это же очень неудобно когда при смене слоя (например раз 10 за минуту) я должен лезть в настройки и перенастраивать отображение на интересующий слой (чтобы не путались под глазами номера пинов и поз.обозначения с неинтересующего слоя).
fill
Сохраните настройки под разными именами и переключайтесь выбирая файл настроек в Display_Schemes.
Есть еще в закладке General подраздел Options пункт Display_Active_Layer_Only видимость только активного слоя (но это касается только трасс и площадок, номера пинов и RefDes это самостоятельные элементы).
Gena2001
При запуске Expedition PCB появляется меню, что значат позиции в нем?
fill
Это различные типы лицензий которые выбирает легальный пользователь (из того за что он заплатил).
В приложении 3 варианта "сборок" и их опции.
Vadim
Как разрешить ставить via на smd-пины? В Editor Control - Routes ставлю галку в Allow one additional via per SMD pin. Не помогает sad.gif И как запретить при ручной разводке проверять зазоры между объектами одной цепи (via и smd, например)? Как установить уникальные зазоры для объектов одной цепи?
fill
Editor_Control>Pad_Entry секция Rules_for_selected_pads
Vadim
Спасибо. Помогло частично. Теперь via ставятся непосредственно на smd, а рядом (при нарушении зазора via-smd) - ни в какую sad.gif Хочу, чтобы зазор via - smd, принадлежащих одной цепи, не проверялся(или установить его в 0). Как быть?
fill
Там же есть галочки разрешения смещения от центра КП и размещения скраю и т.п.
Vadim
Дык я ж их все включил!!!
AlexN
надо настроить netclass and rules
Vadim
Я уже думал в этом направлении smile.gif Таким образом мы добьемся не только того, что зазор via - pad, принадлежащих одной цепи, может быть равен нулю. Плюс ко всему имеем нулевой зазор между via - pad разных цепей (класс Default в Вашем примере). Как с такими правилами плату разводить? Вообще, раз зазоры устанавливаются для классов (для отдельных цепей почему-то нет), напрашивается вариант понасоздавать кучу классов (ровно столько, сколько цепей w00t.gif ). Только тогда этот метод прокатит...
Странно, в SPECCTRA и PADS настройки зазоров для элементов, принадлежащих одной цепи есть, а в Expedition - нет.
AlexN
Вы абсолютно правы, я поторопился, просто когда-то делал для конкретной цепи, и задавал ей свой собственный класс, а для классов, содержащих более 1 цепи не проканает
fill
Цитата(Vadim @ Apr 7 2006, 09:25) *
Дык я ж их все включил!!!


Дык все-то как раз и не надо, а только Allow_via_under_pad и Allow_off_pad_origin
kochkuroff
А как работают Actual Plane Shapes? Как я понял они позволяют редактировать полигон уже после его генерации. Только, у меня не получается даже увидеть эти самые Actual Plane Shape, не то что редактировать, хотя их отображение я включил 8-)
Vadim
Цитата(fill @ Apr 7 2006, 16:42) *
Цитата(Vadim @ Apr 7 2006, 09:25) *

Дык я ж их все включил!!!


Дык все-то как раз и не надо, а только Allow_via_under_pad и Allow_off_pad_origin

Если сделать так, то получается, что via ставятся и на smd и рядом (в том числе и с нулевым зазором). А вот запретить via на smd и установить зазор via-smd, принадлежащих одной цепи, равным нулю - это, как я понял, в Expedition сделать нельзя. К сожалению sad.gif
3.14
Вот еще такой ворос.
Например, FPGA имеют целую кучу блокировочных конденсаторов, каждый раз расставлять которые не самое веселое занятие, посоветуйте плиз способ автоматизации. Посмотрел в сторону переиспользуемых блоков, показалось что слишком много геморою с созданием символа на блок.
fill
1. На самом деле символ блока легко генерится на основе его подсхемы.
2. Не знаю как вы будете использовать Reusable_Block для FPGA в разных проектах, ведь по идее каждый проект FPGA по своему уникален (т.е будут меняться число задействованных контактов и т.п).
3. Если структура размещения рядная, то можно автоматизировать размещение используя размещение в матрицу.
4. Кстати можно попробовать сделать размещение заранее в шаблоне платы. Т.е при прямой аннотации из схемы в плату эти изначально запасные (Spare) компоненты станут задействованными и их не надо будет размещать.
3.14
Какие условия должны выполняться чтобы правильно работало Place/CopyCircuit? Расположил FPAG и конденсаторы, развел питание, топология скопировалась (вместе с размещением) нормально (в проекте 2 FPGA). Добавил к этому "букету" конфигурационное ПЗУ и тут началось sad.gif ... В итоге получается так, выделяю всю кучу компонентов (кроме FPGA) все копируется нормально, но стоит выбрать саму FPGA как сразу появляется сообщение о невозможности найти эквивалентную чать, причем даже когда выбираеш только одну FPGA sad.gif
3.14
Еще меня до трясучки доводит взаимосвязь углов входа отростков в линию и ширина линии. Это можно как то отключить или настроить?
fill
Цитата(3.14 @ Apr 25 2006, 13:49) *
Какие условия должны выполняться чтобы правильно работало Place/CopyCircuit? Расположил FPAG и конденсаторы, развел питание, топология скопировалась (вместе с размещением) нормально (в проекте 2 FPGA). Добавил к этому "букету" конфигурационное ПЗУ и тут началось sad.gif ... В итоге получается так, выделяю всю кучу компонентов (кроме FPGA) все копируется нормально, но стоит выбрать саму FPGA как сразу появляется сообщение о невозможности найти эквивалентную чать, причем даже когда выбираеш только одну FPGA sad.gif


Не видя перед собой данного примера вряд ли смогу помочь (навернаяка есть какая-то причина в таком поведении системы, но какая мне в данный момент не понятно)
3.14
Еще, в чем может быть глюк при перемещении топологии с компонентами, как видно из рисунков, при переносе остаются на старом месте части некоторых линий и перенос при этом перестает работать.
fill
Цитата(3.14 @ Apr 25 2006, 14:32) *
Еще, в чем может быть глюк при перемещении топологии с компонентами, как видно из рисунков, при переносе остаются на старом месте части некоторых линий и перенос при этом перестает работать.


Перенос воспринимает трассы как fanout и соответственно двигает вместе с компонентом только если они меньше определенной длины (размер нигде точно не сформулирован, поэтому не знаю точных значений). В данном случае эти цепи он не воспринимает как fanout и поэтому оставляет их на месте, пытаясь после перемещения дотрассировать до них, в этом и проблема.

Цитата(3.14 @ Apr 25 2006, 14:03) *
Еще меня до трясучки доводит взаимосвязь углов входа отростков в линию и ширина линии. Это можно как то отключить или настроить?


Сразу точно и не вспомнить. Но если трассировать в интерактиве, чтобы по умолчанию иметь широкую трассу нужно включить Editor_Control>Routes>Expand_traces, также на поведение сильно влияют значения в рисунке над этим параметром.
3.14
По поводу перемещения, это можно как то настроить?
3.14
По поводу толщины линии на ответвлениях, как ни крути, если угол входа ответвления в линию не прямой она начинает свои изгибы за препядствия считать и сокращает толщину sad.gif
fill
В хелпе найдите Pseudo Interconnect Rules правила по которым система работает
3.14
Неловко беспокоить по пустякам, но я нигде в доке не нашел упоминаний о Pseudo Interconnect Rules sad.gif
fill
См. рис.
3.14
Можно как то самостоятельно "автоматизировать" добавление змейки (или хотя бы одного звена змейки) на линию? А то как получается, укажешь разбег в шине а експедишн обязательно процентов 30 линий не сможет выровнять и вот начинаеш дорисовывать змейки на остальных линиях, получается очень не красиво и долго.
fill
Нет ничего невозможного. Возмите например за основу:
C:\MentorGraphics\2005EXP\SDD_HOME\standard\examples\pcb\Automation\Scripts\Spiral.vbs
скрипт создает спиралеобразную трассу


Кстати еще есть функция Hug_Trace которая делает отрезок новой трассы по образу и подобию или др. трассы или например указанного контура (например если надо чтобы проводимый сегмент трассы лег точно вдоль выбранного контура фигуры)
3.14
Вот такой вопросик по DC.
Я практически все связи на схеме не рисую а использую bidirectional hiraсhical connector-ы (гораздо бысрее, да и особо не придираются).
В случае с FPGA очень часто приходится двигать шины туда-сюда по пинам. В PCAD-е это не представляло труда, просто копируеш нужные порты, расчищаешь место и вставляеш. А в DC, при копировании этих самых иерархических конекторов название цепей не сохраняется, и приходится все в ручную переписывать. Вот сейчас меня приспичило сдвинуть по часовой стрелке все линии (TQ208) на 8 пинов, это я буду с час тупейшей работай занят. Посоветуйте как быть, может я не теми конекторами пользуюсь ?
fill
1. Tools>Options>Settings>Copy_Net_Names_with_wire - Yes
2. У вас имя принадлежит чему - коннектору или проводу. Если коннектору то копируется по умолчанию.
3. Имя на коннекторе и на проводе могут отличаться друг от друга
4. Есть команда Disconnect для отсоединения пинов символа от проводов. Соответственно после этого их можно будет просто двигать относительно друг друга.
5. Зачем двигать провода если можно быстро перенумеровать пины (Pin_Number)
6. Почему bidirectional hierarсhical connector-ы - схема что иерархическая (насколько видно она просто многолистовая)?
3.14
Спасибо, пункт первый меня успокоил.
Имена я приписываю линиям, может правильнее их присваивать коннекторам?
А то сейчас чтоб название линии присвоить, приходится это делать дважды. Сначала назначить имя, потом уйти из свойств этой линии, а после еще раз назначить имя линии, только после этого появляется название на коннекторе.

Перенумеровывать пины очень не хочется, умру потом на отладке отыскивать с какого пина какой сигнал идет и наоборот. К тому же при таком виде рисуя схему зразу топологию прикидываешь.
Насчет выбора именно иерархических коннекторов, просто в самом начале, когда искал чем мне сигналы с одного листа на другой перетаскивать он мне попался. А разве он чем то плох для простых многолистовых схем?
fill
1. Для показа продолжения цепей по листам есть to-page и from-page, появляются в меню ПКМ при рисовании wire (это Inter_page_connectors т.е межстраничные соединители, тип у них один но разная графика, есть еще и Intra_page_connectors - внутри страницы), в этом случае система проверяет продолжилась ли цепь на др. странице (или этой странице в случае Intra-page). Например поставили to-page на одной странице, а на другой забыли поставить from-page, тогда система предупредит что цепь должна продолжаться где-то на др. страницах но продолжения не видно.
2. На них нет имени, т.е просто подсоединяем их к названной цепи и все.
3. Иерахический используется для согласования по иерархии, т.е его имя в схеме должно ссответствовать имени пина на блочном символе этой схемы.
3.14
Чего то с CES какие то вечные траблы происходят.
Почему-то в списке отсутсвуют некоторые цепи (GND и 3.3v), вечно ни с того ни с сего не может синхронизировать DC и Expedition, приходится мудрить со способами интеграции, перезапускать проект и пр. шаманством заниматься. Сейчас я вообще в осадке, при синхронизации, две цепи взяли и переименовались в 5v и ну хоть тресни ни туда ни сюда ...
3.14
Еще вопросик по выравниванию длин линий.
Например, имею четыре линии, одна заведомо длинее остальных, в данном случае автоматическое выравнивание не срабатывает (да как и в большинстве моих случаев). Решил что надо выровнять длину по наидлиннейшей линии, зафиксировал три линии (вместе с самой длинной) пытаюсь автоматом удлиннить оставшуюся линию, но экспедишн не удлинняет эту линию, а как мне кажется приводит к среднему значению длинны всей шины. Может это как-то настраивается?

Извиняюсь, похоже поспешил с выводом. Все-таки выравнивание в экспедишине как игра в рулетку smile.gif
fill
Цитата(3.14 @ May 3 2006, 10:55) *
Чего то с CES какие то вечные траблы происходят.
Почему-то в списке отсутсвуют некоторые цепи (GND и 3.3v), вечно ни с того ни с сего не может синхронизировать DC и Expedition, приходится мудрить со способами интеграции, перезапускать проект и пр. шаманством заниматься. Сейчас я вообще в осадке, при синхронизации, две цепи взяли и переименовались в 5v и ну хоть тресни ни туда ни сюда ...


Скорее всего они в списке питаний. Чтобы попали в общий список надо поставить на них галку Routable (CES>Edit>Design_Preferences>Powers_and_Grounds)

По поводу переименования - наверняка есть причина, но мне отсюда ее не видно (смогу сказать только если буду иметь этот проект).

На счет выравнивания тоже не смогу сказать не видя настроек проекта.
3.14
При скруглении углов у меня минимальный радиус составляет 0.4мм, его можно уменьшить.
А то получается что на самых важных участках это скругление не работает.
fill
Symptoms
getting the best results for rounded corners in differential pairs

Need to round traces corners

Rounded Corners

Differential pairs.
Causes
If your differential pairs are routed in 45 degree corners and you need to have corners rounded... You will see that in corners area the spacing between the two diff. pairs doesn't keep your defined space.
Solutions
If you defined your design to have rounded corners on your traces It is better to work with 90 degree corner traces and not as defaults setting.

Please open editor control -> Route Tab -> Uncheck the 45 degree option under route section.

Now you will be able to route in 90 degree corner

Select the corners to round.

open Modify Corners Icon

sent the minimum Radius to 14 and maximum to 20 and apply.

If needed you can move your corners (if small tuning is requires).
3.14
Еще, когда укажешь на слое полигон, то после этого экспедишн не дает водить цепи которые присвоены к этому полигону sad.gif. Дело в том, что я потом это перетаскиваю в PCAD, а у того как правило проблемы возникают с отводами от SMD пинов к полигону.
fill
Т.е насколько я понимаю у вас SMD пин находится внутри Plane_Area. Естественно в этом случае система считает что пин итак будет подсоединен через Plane_Processor.
Если все таки хотите проложить отрезок трассы от пина SMD до какого-либо места внутри полигона, то сделайте это в режиме рисования (Draw Mode). В свойствах (Properties) рисуемого объекта выбрать (Trace) и например нарисовать линию.
3.14
А можно как-то из проекта DV-ExpeditionPCB получить BOM лист, который потом можно в TDD засунуть?
3.14
Вроде как то разобрался (файл конфига прилагаю), вот только есть одна неприятность.
ГОСТ-ы и прочую ерунду я прикреплял на компонент в поле "Description", а это поле после рождения BOM пустое. Пробовал "Label" использовать, то же самое. А вот если, например, "IBIS" подставить, тогда нормально ...
vetal
Цитата
А можно как-то из проекта DV-ExpeditionPCB получить BOM лист, который потом можно в TDD засунуть?


Я так для эксперимента делал. Из DC/DV нужно только PartNumber и RefDes, вся остальная информация берется из базы TDD, в установочной директории даже пример есть.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2024 Invision Power Services, Inc.